Modelos do Transistor MOS
Lâminas adaptadas
do curso do Rabaey
What is a Transistor?
A Switch!
An MOS Transistor
VGS  V T
|VGS|
Ron
S
D
The MOS Transistor
Polysilicon
Aluminum
Transistor MOS
Silício Policristalino
N
Óxido de Silício
SiO2
N
corte
Silício Monocristalino
P
“Difusão N”
Substrato P
planta baixa
N
Poli
Transistor MOS
Grade
Fonte
canal
N
Dreno
“Difusão N”
N
corte
P
Substrato P
Contato
planta baixa
N
MOS Transistors -Types and Symbols
D
G
G
G
S
NMOS Enhancement
S
NMOS Depletion
D
G
PMOS Enhancement
B
S
NMOS with
Bulk Contact
D
D
G
G
S
D
D
S
PMOS Depletion
Vcc
S
PMOS with
Bulk Contact
Transistor MOS - Princípio de Funcionamento
• Substrato P: alta concentração de “buracos” (cargas positivas).
• Regiões N: alta concentração de elétrons.
n+
++++
++++
n+
• Chave controlada por tensão
• Devido ao isolamento entre gate e source/dreno praticamente não há
corrente no gate
• Tensão de threshold (Vth):
– tensão a partir da qual o transistor começa a conduzir.
Transistor MOS
Fonte
Grade = 0 V
N
canal “aberto”
Dreno
N
P
Grade = VCC
Fonte
N
“Difusão N”
canal “fechado”
Dreno
N
P
Transistor MOS - Princípio de Funcionamento
• Voltagem aplicada no gate, em relação ao
substrato, aumenta o número de elétrons no
canal, aumentando sua condutividade
Ids
Ids=2.2nA
dreno
gate
Ids
source
Vth = 0.82V
Vgs
Vgs
Transistor MOS - Princípio de Funcionamento
gate
++++
n
+
++++
++++
• Vgs << Vt
n
+
gate
++++
n+
depleção
++++
• Vgs  Vt
n+
gate
inversão + + + +
n
+
-----depleção
++++
– Cortado
– Início da condução
– Criação da zona depleção
• Vgs > Vt
n+
– Conduzindo
– Zonas lineares e saturado
Transistor MOS
Influência das tensões dos terminais
Modo Não Saturado
(linear, resistivo, triodo)
fonte
Vds < Vgs -Vt
N+
N+
Ids depende de Vgs e Vds
P
eox
= 3,97 eo = 3,5 . 10-13 F/cm
(permissividade do óxido)
Transistor MOS
Influência das tensões dos terminais
Modo Saturado
pinch-off
Vds
Os elétrons do canal são “injetados”
na região de depleção do dreno e
acelerados em direção ao source
Vgs - Vt
Vds > Vgs -Vt
fonte
N+
N+
Vds
P
A corrente no canal (Ids) é
controlada por Vgs e praticamente
independente de Vds
Transistor MOS
Curvas I-V
Supondo
Vt= 0,7 volts
Vds < Vgs -Vt
ID
Vds > Vgs -Vt
VDS = VGS -VT
VGS = 5V
(mA)
2
linear
VDS = 4.3V
saturação
VGS = 4V
ID em função de VDS
VDS = 3.3V
1
VGS = 3V
VGS = 2V
VGS = 1V
0
1
2
3
4
5 VDS
(V)
VDS = 1.3V
VDS = 2.3V
Região linear: o transistor funciona como um resistor controlado por tensão
Região de saturação: o transistor funciona como uma fonte de corrente controlada por tensão
Transistor MOS - Princípio de Funcionamento
• Fatores que influenciam Ids:
– distância entre o source e o dreno (L)
– largura do dreno/source (W)
– tensão de threshold (Vth)
– espessura do isolante do gate (tox)
– a constante dielétrica do isolante
– a mobilidade dos portadores: elétrons ou lacunas (m)
– temperatura (t)
Transistor MOS
Modelo de Capacitâncias
G
CGS
CGD
D
S
CSB
CGB
CDB
B
CGS - Capacitância gate-source
CGD - Capacitância gate-drain
CSB - Capacitância source-substrato (bulk)
CDB - Capacitância drain-substrato (bulk)
CGB - Capacitância gate-substrato (bulk)
The Gate Capacitance
Polysilicon gate
Source
Drain
xd
n+
xd
Ld
W
n+
Gate-bulk
overlap
Top view
Gate oxide
tox
n+
L
Cross section
n+
Future Perspectives
25 nm FINFET MOS transistor
Netlist SPICE
• vista 3D e layout
Dreno
Gate
Source
Gate
Source
W
Dreno
N+
N+
L
Substrato PSiO2
Netlist SPICE
• Parâmetros geométricos do dreno/source
Source
Gate
Dreno
W
xj
1/2 Ld
L
tox
Netlist SPICE
• Capacitâncias do dreno/source
C d  C ja . (ab)  C jp . (2a  2b)
C ja  capacitância por área
 SPICE : CJ ( F / m 2
ou
C jp  capacitância de perímetro  SPICE : CJSW ( F / m ou
Área
Perímetro
a
b
Gate
pF / mm 2 )
mF / mm)
Netlist SPICE
• Capacitâncias do gate
Cg (intrínseca)  W . L . Cox
Cg (extrínseca)  (W . CGSO)  (W . CGDO)  (2 L . CGBO)
Cg  Cg i  Cg e
L
CGDO
CGSO
W
CGBO
Exemplo (1) de Netlist Spice
gate
drain
source
* inversor
.MODEL nmos nmos level=2 vto=.82 uo=690 ...
.MODEL pmos pmos level=2 vto=-1.4 uo=231 ...
vdd
M1 o1 i vdd vdd pmos l=1e-06 w=2e-06
M2 o1 i 0
0
nmos l=1e-06 w=2e-06
bulk
vcc vdd 0 dc 5
vin1 i 0 pulse (0 5 0 0.1N 0.1N 10N 20N)
.tran 0.5N 80N
*.dc vin1 0 5 .05
M1
i
o1
Vmax
Vmin
.options post nomod nopage
.print tran v(i) v(o1)
C1 o1 0 100fF
.END
delay
vin1
M2
Exemplo (2) de Netlist Spice
Netlist Spice – Modelos dos transistores
.MODEL nmos nmos level=2 vto=.82 gamma=.76
+tox=2e-08 nsub=2.5e+16 xj=2.5e-07
+ld=1.25e-07 uo=690 ucrit=35000 uexp=0.35
+vmax=70800 cj=350u cjsw=450p cgdo=310p
+cgso=310p
.MODEL pmos pmos level=2 vto=-1.4 gamma=.76
+tox=2e-08 nsub=2.5e+16 xj=4.5e-07
+ld=4.7e-08 uo=231 ucrit=71000 uexp=.35
+vmax=320000 cj=540u cjsw=760p cgdo=300p
+cgso=300p
Netlist Spice – Modelos dos transistores
•
.MODEL nmos N1
modelo NMOS designado como M1
•
level=2
nível de modelagem
 vto=.82
tensão de threshold (V)
•
threshold do substrato (V0.5)
gamma=.76
 tox=2e-08
espessura do óxido (m)
 nsub=2.5e+16
dopagem do dreno/source (1/cm3)
•
profundidade do canal (m)
xj=2.5e-07
 ld=1.25e-07
tolerância na largura do canal (m)
 uo=690
mobilidade do portadores (cm2/V.s)
•
ucrit=35000 uexp=0.35 vmax=70800
•
cj=350u cjsw=450p cgdo=310p cgso=310p capas. transistor
limite do campo elétrico
Netlist Spice – Modelos dos transistores
• Comparação entre diferentes tecnologias
Ld (µm)
Tox (A)
nsub
vto (V)
µ0 (cm2/vs)
uexp
ucrit
vmax
xj (nm)
gamma
ECDM20
N
P
0,15
0,2
400
400
5,3e15 19e15
0,9 -0,9
510
175
0,0192 0,0311
1000 4720
37900 37200
500
600
0,49 0,92
ECPD15
N
P
0,325 0,300
250
250
20e15 50e15
0,7
-1,1
510
210
0,22
0,33
24300 51000
54000 47000
400
500
0,65
0,87
ECPD12
N
P
0,125
0,1
250
250
20e15 50e15
0,7
-1,1
510
210
0,22
0,33
24300 51000
54000 47000
400
500
0,65
0,87
ECPD10
ECPD07
N
P
N
P
0,125 0,047 0,075 0,021
200
200
150
150
25e15 25e15 23,5e15 200e15
0,82
-1,4 0,906 -0,917
690
231 553,8 220,7
0,35
0,35 0,195 0,2168
35000 71000 50000 17600
70800 320000 68150 70000
250
250
55
550
0,76
0,78 0,807 0,618
Power Dissipation in CMOS Circuits
• There are two components:
• Static Dissipation due to leakage current
• Dynamic Dissipation due to:
» Switching transient current;
» Charging and discharging of load capacitances.
Power Dissipation in CMOS Circuits
• Static Dissipation:
• Model describing parasitic diodes:
Power Dissipation in CMOS Circuits
• Static Dissipation:
• The leakage current is described by the diode equation:
Power Dissipation in CMOS Circuits
• Static Dissipation:
Power Dissipation
in CMOS Circuits
• Dynamic
Dissipation:
Power Dissipation in CMOS Circuits
• Dynamic Dissipation: