Circuitos Integrados Digitais
ELT017
Aula 7
CÉLULAS DE MEMÓRIA DE ACESSO
ALEATÓRIO - DINÂMICA
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Célula de Memória Dinâmica (1)
 Vários tipos de células do tipo dinâmica (DRAM) foram
propostas, contudo uma célula em particular se tornou o
padrão industrial, sendo:
 Transistor de acesso - Um único transistor MOSFET canal n (Q)
 Capacitor de armazenamento (CS)
 Gate do transistor é conectado à linha de palavra, dreno
(ou fonte) é conectado à linha de bit
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DRAM x SRAM
 Circuito DRAM é relativamente mais simples
 Circuito DRAM possui apenas a linha de bit (B)
 Circuito SRAM possui a linha B e a linha 𝐵
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Célula de Memória Dinâmica (2)
 A célula DRAM armazena seu bit de informação como
carga no capacitor CS
 Quando nível lógico 1 o capacitor está carregado com VDD – Vt
 Quando nível lógico 0 o capacitor está descarregado à tensão de
zero.
 Devidos aos efeitos de fuga do capacitor, sua carga vai se
reduzindo
 Célula precisa ser regenerada periodicamente pela operação de restauração
(refresh)
 Acontece a cada 5 a 10 ms
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OPERAÇÃO DA MEMÓRIA DRAM
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Operação da memória DRAM
1. Decodificador de linha eleva a tensão da linha de palavra
de interesse
2. Todos os transistores de acesso (Q) da linha selecionada
passam a conduzir
a. Todos os capacitores de armazenamento (CS) são conectados as
suas respectivas linhas de bit
b. Todos os capacitores são conectados em paralelo com a
capacitância da linha (CB)
c. CS é da ordem de 30 a 50 fF e CB
é de 30 a 50 vezes maior que CS
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Operação de Leitura DRAM (1)
 Linha de bit é pré-carregada em VDD/2.
 Tensão inicial no capacitor é VCS
 VCS = VDD – Vt para nível lógico 1
 VCS = 0 para nível lógico 0
 Pela lei da conservação de cargas, tem-se:
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Operação de Leitura DRAM (2)
 Pode-se obter para ΔV
 Como CB >> CS
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Operação de Leitura DRAM (3)
 Para armazenamento do nível lógico 1, VCS = VDD – Vt
 Para armazenamento do nível lógico 1, VCS = 0
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Operação de Leitura DRAM (4)
 Como CB é muito maior que CS, as tensões de leitura são
muito pequenas
 Para CB = 30CS, VDD = 5V e Vt = 1,5V
 ΔV(1) = 33mV
 ΔV(0) = -83mV
 Considerando o melhor caso, pois VCS pode estar muito menor
que VDD – Vt
 Pastilhas modernas o VDD é de
3,3V ou 1,2V
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Operação de Leitura DRAM (5)
 O processo de leitura é destrutivo já que a tensão não será
mais VDD – Vt ou 0.
 A variação da tensão na linha é detectada e amplificada pelo
sensor da coluna
 O sinal amplificado é aplicado ao capacitor de armazenamento,
restaurando o nível apropriado
 Simultaneamente o sinal amplificado é levado a linha de dados de
saída da pastilha
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Operação de Escrita DRAM (5)
 Similar a operação de leitura (restauração do valor)
 O bit de dados que deve ser escrito está aplicado a linha de
entrada de dados
 É aplicado a linha da palavra selecionada pelas linhas de coluna
 Caso o valor a ser escrito seja 1
 Linha de coluna é elevada até VDD (CB = VDD)
 Quando transistor de acesso é ligado, capacitor CS é carregado até
VDD – Vt
 Caso o valor a ser escrito seja 0
 Linha de coluna é descarregada até VDD (CB = 0)
 Quando transistor de acesso é ligado, capacitor CS é descarregado
até 0
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Restauração (Refresh)
 Operação de leitura e escrita restauram automaticamente o
valor armazenado em toda a linha selecionada
 Memória inteira deve ser restaurada entre 5 a 10ms
 Realizada em modo rajada (burst), uma linha por vez
 Durante o refresh não é possível realizar escrita o leitura
 Restaurar a pastilha inteira demora menos que 2% do tempo
entre os ciclos de resturação
 98% do tempo ela está disponível para operação normal
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PROBLEMAS
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Problemas
 Exercício 11.10
 Exercício 11.11
 Problema 11.8
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