Circuitos Integrados Digitais
ELT017
Aula 2
ESTRUTURA BÁSICA
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Estrutura Básica (1)
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Estrutura Básica (2)
 Um circuito lógico CMOS será sempre uma
extensão ou generalização do inversor
CMOS
 Duas redes:
 Rede abaixadora (pull-down network - PDN)
Transistores NMOS
 Rede levantadora (pull-up network - PUN)
Transistores PMOS
 Ambas as redes são controladas de forma
complementar pelas entradas....
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Estrutura Básica (3)
 Rede abaixadora (pull-down network
- PDN)
 Combinações de níveis lógicos altos
nas entradas que fazem a saída ficar
em nível baixo.
 Simultaneamente PUN está cortado e
não há corrente cc entre VDD e terra.
 vY = 0V (nível lógico baixo)
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Estrutura Básica (4)
 Rede levantadora (pull-up network PUN)
 Combinações de níveis lógicos baixos
nas entradas que fazem a saída ficar
em nível alto.
 Simultaneamente PDN está cortado e
não há corrente cc entre VDD e terra.
 vY = VDD (nível lógico alto)
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Estrutura Básica (5)
 Cada um dos blocos (PUN e PDN)
utiliza:
 Dispositivos em paralelo para formar a
função OU
 Dispositivos em série para formar a
função E
 Desta forma, a notação OU e E
referem-se ao fluxo, ou condução de
corrente.
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Exemplos de redes PDN e PUN
Redes Abaixadoras (PDN) (1)
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Redes Abaixadoras (PDN) (2)
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Redes Abaixadoras (PDN) (3)
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Redes Levantadoras (PUN) (1)
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Redes Levantadoras (PUN) (2)
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Redes Levantadoras (PUN) (3)
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Simbologia Alternativa
Simbologia Alternativa
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Portas Lógicas
Porta NOU de duas entradas (1)
 Considere a expressão:
𝑌 = 𝐴 + 𝐵 = 𝐴𝐵
 Y fica baixo quando A ou B em alto
 PDN irá conduzir
 Transistores em paralelo
 Y fica alto quando A e B em baixo
 PUN irá conduzir
 Transistores em série
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Porta NOU de duas entradas (2)
 Considere a expressão:
𝑌 = 𝐴 + 𝐵 = 𝐴𝐵
 Y fica baixo quando A ou B em alto
 PDN irá conduzir
 Transistores em paralelo
 Y fica alto quando A e B em baixo
 PUN irá conduzir
 Transistores em série
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Porta NOU com mais de duas entradas
 Expansão é direta:
 Um transistor PMOS deve ser
colocado em série com QPA e QPB
 Um transistor NMOS deve ser
colocado em paralelo com QNA e QNB
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Porta NE de duas entradas
 Considere a expressão:
𝑌 = 𝐴𝐵 = 𝐴 + 𝐵
 Y fica baixo quando A e B em alto
 PDN irá conduzir
 Transistores em paralelo
 Y fica alto quando A ou B em baixo
 PUN irá conduzir
 Transistores em série
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Porta NE de duas entradas
 Considere a expressão:
𝑌 = 𝐴𝐵 = 𝐴 + 𝐵
 Y fica baixo quando A e B em alto
 PDN irá conduzir
 Transistores em paralelo
 Y fica alto quando A ou B em baixo
 PUN irá conduzir
 Transistores em série
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Porta Complexa (1)
 Considere a seguinte expressão:
𝑌 = 𝐴 𝐵 + 𝐶𝐷
 Logo 𝑌 = 𝐴(𝐵 + 𝐶𝐷)
 Y fica em nível lógico baixo se A alto e simultaneamente B alto ou
C e D ambos altos
 Obtém-se o PDN
 Y fica em nível lógico baixo se A alto e (série com...)
simultaneamente B alto ou (paralelo com...) C e (série com...) D
ambos altos
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Porta Complexa (2)
 Y fica em nível lógico baixo se A alto e (série com...)
simultaneamente B alto ou (paralelo com...) C e (série
com...) D ambos altos
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Porta Complexa (3)
 Considere a seguinte expressão:
𝑌 = 𝐴 𝐵 + 𝐶𝐷
 Pelo teorema de deMorgan, logo
𝑌 = 𝐴 + 𝐵(𝐶 + 𝐷)
 Y fica em nível lógico alto se A baixo ou B baixo e C ou C
ambos baixos
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Porta Complexa (4)
 Considere a seguinte
expressão:
𝑌 = 𝐴 𝐵 + 𝐶𝐷
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PUN a partir de PDN (e vice-versa)
 Até agora observamos que os
blocos PDN e PUN são redes duais
 Ramos em série existem em uma
e ramos paralelos existem na outra
 Logo é possível obter um bloco a
partir do outro
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Função OU-Exclusivo (1)
 Considere a seguinte
expressão:
𝑌 = 𝐴𝐵 + 𝐴𝐵
 Como temos Y em função
do nível lógico alto é fácil
obter o bloco PUN.
 Note que são necessários
dois inversores adicionais
para gerar 𝐴 e 𝐵
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Função OU-Exclusivo (2)
 Considere a seguinte expressão:
𝑌 = 𝐴𝐵 + 𝐴𝐵
 Pelo teorema de DeMorgam
temos:
𝑌 = 𝐴𝐵 + 𝐴B
 A partir daí é possível determinar a
PDN
 Dois inversores adicionais são
necessários
 No total são 12 transistores
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Dimensões dos Transistores
Dimensões dos Transistores (1)
 A escolha de (W/L)n e (W/L)p segue o mesmo caso do
inversor CMOS
 Razão deve fornecer mesma capacidade de fornecimento/
drenagem de corrente do capacitor
 Lembrando que µp está na faixa de 1,5 a 2 µn
 Projeto é feito considerando que:
 Todos os transistores NMOS da rede PDN descarreguem com pelo
menos a mesma eficiência de um único transistor NMOS
 Todos os transistores PMOS da rede PUN carreguem com pelo
menos a mesma eficiência de um único transistor PMOS
 Assim é garantido que no pior caso de atraso da porta seja ao
menos igual ao do inversor básico
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Dimensões dos Transistores (2)
 Assim é garantido que no pior caso de atraso da porta seja
ao menos igual ao do inversor básico
 Isso significa que devemos achar a combinação de entradas que
resulte na menor corrente e então escolher as dimensões que
façam essa corrente igual ao inversor básico
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Razão W/L para redes de transistores (1)
 Resistência equivalente de um MOSFET é inversamente
proporcional a W/L
 Logo, se determinado o número de MOSFETs, tendo razões
(W/L)1, (W/L)2,... a resistência equivalente em série fica:
 Logo (W/L)eq para transistores em série fica:
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Razão W/L para redes de transistores (2)
 De forma análoga, (W/L)eq para transistores em paralelo
fica:
 Exemplo: dois transistores MOS com razão W/L individuais
igual a 4 quando associados em:
 Série: resultam em W/L equivalente de 2
 Paralelo: resultam em W/L equivalente de 8
 Como convenção de notação
 (W/L)n para inversor = n
 (W/L)p para inversor = p
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Razão W/L para redes de transistores (3)
 NOU de 4 entradas
 Pior caso apenas 1 transistor da
PDN está conduzindo, logo cada
um deve ter a relação W/L do
inversor, n
 Pior, e único caso, os 4 transistores
da PUN estão conduzindo, logo
cada um deve ter 4 vezes a
relação W/L do inversor, 4p
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Razão W/L para redes de transistores (4)
 NE de 4 entradas
 Pior caso apenas 1 transistor da
PUN está conduzindo, logo cada
um deve ter a relação W/L do
inversor, p
 Pior, e único caso, os 4 transistores
da PDN estão conduzindo, logo
cada um deve ter 4 vezes a
relação W/L do inversor, 4n
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PROBLEMAS
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Problemas





Exercício 10.4 – Equipe
Exercício 10.5 – Equipe
Problema 10.7 – Equipe
Problema 10.8 – Equipe
Problema 10.9 – Equipe
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