Desenvolvimento de um Sistema de Recuperação de
Sincronismo de Vídeo Baseado em PLL para Flat Panel
Displays
João Pedro Rodrigues Pinheiro
Dissertação para obtenção do Grau de Mestre em
Engenharia Electrotécnica e de Computadores
Júri
Presidente: Prof. José António Beltran Gerald
Orientador: Prof. João Paulo Calado Cordeiro Vital
Vogal:
Prof. Gonçalo Nuno Gomes Tavares
Junho de 2008
Agradecimentos
Em primeiro lugar, gostaria de deixar uma dedicatória e um agradecimento muito especial aos meus
Pais e Irmão pela oportunidade e facilidades que me concederam ao longo destes últimos anos. Com
a sua ajuda e dedicação foi-me possível evoluir pessoalmente e obter conhecimentos que me
ajudarão ao longo de toda a minha futura vida profissional.
Deixo também um agradecimento especial à Sónia pela constante ajuda e encorajamento que me
transmitiu, pela sua inesgotável paciência, carinho e amor.
Agradeço ao Prof. João Vital, pela competente orientação e pela oportunidade que me deu ao
integrar-me na família Chipidea, onde o trabalho descrito nesta dissertação foi desenvolvido. Aqui,
encontrei um excelente ambiente de trabalho, com competentes e dedicados profissionais, o que me
permitiu evoluir pessoalmente e profissionalmente, assim como, aumentar o meu gosto pela área do
projecto integrado analógico.
Quero expressar a minha profunda gratidão ao Dr. Manuel Mota, meu co-orientador, pela sua valiosa
ajuda ao longo de todo o trabalho, em especial nos momentos mais difíceis. As suas ideias e
sugestões foram cruciais para o sucesso deste trabalho. O seu conhecimento e experiência
profissional permitiram que eu adquirisse um raciocínio mais prático, simples e eficaz sobre o projecto
de circuitos integrados analógicos. Agradeço também ao Dr. Pedro Figueiredo e ao Eng. Gonçalo
Minderico pela ajuda e conselhos dados em relação a questões técnicas.
Aos meus Colegas de Dissertação Luís Roiçado, Luís Simões e Miguel Martins, agradeço pelo
companheirismo sempre presente em todas as etapas do projecto. Partilhando os nossos
conhecimentos conseguimos ultrapassar de forma mais fácil as dificuldades de adaptação às
ferramentas de projecto utilizadas. Ainda neste capítulo, agradeço a todo o pessoal do Departamento
de Suporte da Chipidea e em especial aos Engs. Asdrúbal Mendes e Anaximandro Furtado, pela
disponibilidade e prontidão quando solicitei o seu apoio.
Por fim, agradeço a todos os professores, colegas e amigos de curso, com os quais tive a
oportunidade aprender e passar bons momentos.
i
Resumo e Palavras Chave
Nos processos de fabricação CMOS de maior resolução, devido à fina espessura do óxido
entre a porta e o canal dos transístores, e à operação destes na região de inversão fraca, as
correntes de fuga tornam-se cada vez mais significativas na operação dos circuitos integrados
analógicos. Os PLLs analógicos não são excepção, sendo as correntes de fuga as principais
causadoras do jitter observado no sinal de saída destes sistemas. Com o objectivo de diminuir o jitter
causado pelas correntes de fuga, é proposto um novo sistema de compensação, baseado num CPLL
de vídeo convencional. A solução proposta é composta pela malha de acção e de realimentação do
CPLL, assim como por uma nova malha de compensação constituída por um CP, um condensador
integrado e um OTA. Esta malha de compensação mede o erro de fase entre o sinal de entrada e o
de realimentação do PLL, que é proporcional ao valor das correntes de fuga existentes na malha
principal, e a partir dele gera uma corrente de igual valor ao das correntes de fuga que é injectada no
filtro de malha para repor a carga deste.
O novo sistema funciona em topologias de CPLL com filtros de malha externos ou integrados,
reduzindo o jitter RMS do sinal de saída do sistema até 50 vezes, compensando o efeito das
correntes de fuga com um valor até 2,5µA. O sistema proposto ocupa apenas mais 20% de área de
silício que o sistema original.
Palavras chave:
Charge-pump, compensated charge-pump phase-locked loop, detector de fase e frequência,
filtro de malha, jitter; malha de compensação.
iii
Abstract and Keywords
In deep sub-micrometer CMOS processes, owing to the thin gate oxide and small subthreshold
voltages of transistors, the leakage currents have become an issue in the design of analog integrated
circuits. PLLs aren´t exception, since leakage currents are the main causers of the jitter in system’s
output signal. With the goal of reducing the jitter caused by the leakage currents, a new compensation
system is proposed, that is based on a conventional video CPLL. The proposed solution is composed
by CPLL’s main and feedback loops, as well as a new compensation loop composed by a CP, an
integrated capacitor and an OTA. This compensation loop measures the phase error between the
input and feedback signals of the PLL, that is proportional to the value of the leakage currents in the
main loop, and from it produces a current with a value that equals the value of the leakage currents,
which then is injected in the loop filter to reestablish its charge.
The new system works with external or integrated loop filter CPLL’s topologies, decreasing the
output RMS jitter by 50 times, compensating the effects of the leakage currents with a value up to
2,5µA. The proposed system occupies a silicon area of only 20% more than the original system.
Keywords:
Charge-pump, compensated charge-pump phase-locked loop, phase frequency detector, loop
filter, jitter; compensation loop.
v
Conteúdo
Agradecimentos ........................................................................................................ i Resumo e Palavras Chave ...................................................................................... iii Abstract and Keywords............................................................................................ v Conteúdo vii Lista de Figuras ....................................................................................................... ix Lista de Tabelas ....................................................................................................... xi Lista de Siglas e Abreviações .............................................................................. xiii 1. Introdução .......................................................................................................... 1 1.1. Enquadramento ..................................................................................................................... 2 1.2. Organização ........................................................................................................................... 4 2. Arquitectura e Análise da Malha de Captura de Fase ..................................... 5 2.1. Princípio de Funcionamento ................................................................................................ 5 2.2. Análise da Estabilidade no Domínio Contínuo................................................................... 9 2.2.1. Modelo Linearizado de Pequenas Variações de Sinal .................................................. 11 2.2.2. Função de Transferência em Malha Aberta .................................................................. 13 2.2.3. Função de Transferência em Malha Fechada............................................................... 16 3. Modelação do Sistema e suas Não Idealidades ............................................ 21 3.1. Modelação dos Blocos Básicos ......................................................................................... 22 3.1.1. Detector de Fase e Frequência ..................................................................................... 22 3.1.2. Filtro de Malha ............................................................................................................... 23 3.1.3. Charge-Pump ................................................................................................................ 26 3.1.4. Oscilador Controlado por Tensão.................................................................................. 27 3.1.5. Divisor de Frequência .................................................................................................... 28 3.2. Visualização dos Efeitos das Não Idealidades ................................................................. 29 4. Projecto e Modelação do Sistema de Compensação.................................... 35 4.1. Arquitectura e Princípio de Funcionamento..................................................................... 36 4.2. Dimensionamento ............................................................................................................... 38 4.2.1. Modelo Linearizado de Pequenas Variações de Sinal .................................................. 38 4.2.2. Função de Transferência Simplificada em Malha Aberta.............................................. 39 4.2.3. Amplificador de Transcondutância com Largura de Banda Limitada............................ 43 4.2.4. Função de Transferência em Malha Fechada............................................................... 46 4.3. Modelação e Simulação do Sistema Dimensionado ........................................................ 49 vii
5. Implementação e Simulação Eléctrica dos Blocos Básicos Analógicos .... 55 5.1. Charge-Pump de Compensação ........................................................................................ 56 5.1.1. Dimensionamento .......................................................................................................... 57 5.1.2. Simulação Eléctrica ....................................................................................................... 60 5.2. Amplificador de Transcondutância ................................................................................... 62 5.2.1. Dimensionamento .......................................................................................................... 63 5.2.2. Simulações Eléctricas ................................................................................................... 66 5.3. Dependência da Estabilidade do Sistema com as Variações dos Parâmetros ............ 69 6. Simulação Eléctrica de Topo do Sistema Compensado............................... 73 7. Conclusões e Trabalhos Futuros ................................................................... 77 Bibliografia .............................................................................................................. 79 Anexo A. Script de Análise Contínua da Estabilidade do CPLL ..................... 81 Anexo B. Valores dos Parâmetros dos Modelos do CPLL e do CCPLL ......... 83 Anexo C. Script de Análise Contínua da Estabilidade do CCPLL ................... 87 Anexo D. Análise da Estabilidade do CCPLL no Domínio Discreto ................ 91 viii
Lista de Figuras
Figura 1.1 – Diagrama de blocos simplificado do AFE de vídeo. ........................................................... 2 Figura 1.2 – Filtro de malha exterior e interligação ao AFE. ................................................................... 4 Figura 2.1 – Topologia do PLL de terceira ordem presente no AFE. ..................................................... 6 Figura 2.2 – Detector de Fase e Frequência do CPLL com eliminação da Zona Morta. ........................ 7 Figura 2.3 – Saída do PFD com o VCO atrasado da referência de 180º (extraído de [4]). .................... 7 Figura 2.4 – Saída do PFD com a frequência da referência maior (extraído de [4]). ............................. 8 Figura 2.5 – Saída do PFD com a frequência do VCO maior (extraído de [4]). ..................................... 8 Figura 2.6 – Modelo Incremental do CPLL............................................................................................ 12 Figura 2.7 – Esquema eléctrico do filtro de malha. ............................................................................... 13 Figura 2.8 – Modelo incremental na forma canónica do CPLL. ............................................................ 14 Figura 2.9 – Diagrama de Bode da FT em malha aberta do CPLL, referente à 1ª configuração. ........ 15 Figura 2.10 – Root-locus do CPLL, referente à 1ª configuração. ......................................................... 15 Figura 2.11 – Mapa de pólos e zeros em malha fechada do CPLL, referente à 1ª configuração. ....... 17 Figura 2.12 – Amplitude da resposta em frequência do CPLL, referente à 1ª configuração. ............... 18 Figura 3.1 – Modelo comportamental do PFD. ..................................................................................... 22 Figura 3.2 – Saídas do modelo Simulink do PFD quando o CPLL está em sincronismo. .................... 23 Figura 3.3 – Impacto das correntes de fuga no regime estático do CPLL (extraído de [1]). ................ 24 Figura 3.4 – Modelos eléctricos dos filtros de malha, externo e integrado, com correntes de fuga. .... 25 Figura 3.5 – Modelo comportamental do filtro de malha passivo.......................................................... 26 Figura 3.6 – Modelo comportamental do CP......................................................................................... 27 Figura 3.7 – Modelo comportamental do VCO. ..................................................................................... 27 Figura 3.8 – Modelo comportamental do divisor de frequência. ........................................................... 28 Figura 3.9 – Simulação dos modelos Simulink do Down-Scaler e do VCO.......................................... 29 Figura 3.10 – Modelo comportamental do CPLL. ................................................................................. 30 Figura 3.11 – Resposta do modelo comportamental do CPLL ideal a um escalão na entrada............ 31 Figura 3.12 – Jitter do CPLL com e sem correntes de fuga no filtro de malha. .................................... 31 Figura 3.13 – Jitter do CPLL com e sem mismatch e correntes de fuga no CP. .................................. 32 Figura 3.14 – Frequência de saída do CPLL quando se desliga o PFD. .............................................. 33 Figura 4.1 – Equilíbrio de cargas no filtro de malha do CPLL em sincronismo. ................................... 36 Figura 4.2 – Topologia do CPLL com a malha de compensação de jitter. ........................................... 37 Figura 4.3 – Modelo de incremental do CCPLL. ................................................................................... 39 Figura 4.4 – Diagrama de Bode da FT em malha aberta do CCPLL com MF insuficiente, referente à 1ª
configuração do AFE. ............................................................................................................... 41 Figura 4.5 – Diagrama de Bode da FT em malha aberta do CCPLL, referente à 1ª configuração do
AFE. .......................................................................................................................................... 42 Figura 4.6 – Root-locus da FT do CCPLL, referente à 1ª configuração do AFE. ................................. 43 Figura 4.7 – Diagrama de Bode do CCPLL considerando a LB do OTA. ............................................. 46 Figura 4.8 – Root-locus do CCPLL considerando a LB do OTA. .......................................................... 46 ix
Figura 4.9 – Pólos e zeros da FT em malha fechada do CCPLL, referente à 1ª configuração do AFE.
.................................................................................................................................................. 47 Figura 4.10 – Comparação da LB entre o CPLL e o CCPLL, referente à 1ª configuração do AFE. .... 48 Figura 4.11 – Modelo comportamental do CCPLL. ............................................................................... 49 Figura 4.12 – Modelo comportamental do OTA com três pólos............................................................ 50 Figura 4.13 – Resposta transitória do modelo do CCPLL considerando não idealidades. .................. 51 Figura 4.14 – Jitter do CPLL e CCPLL considerando todas as não idealidades modeladas. .............. 52 Figura 4.15 – CCPLL em sincronismo considerando todas as não idealidades modeladas. ............... 52 Figura 4.16 – Frequência de saída do CPLL e do CCPLL quando se desliga o PFD. ......................... 53 Figura 5.1 – Topologia do CP da malha de compensação do CCPLL. ................................................ 56 Figura 5.2 – Simulação eléctrica temporal do CP de compensação, com tensão de saída VCM.......... 61 Figura 5.3 – Topologia do OTA da malha de compensação do CCPLL. .............................................. 63 Figura 5.4 – Simulação AC do esquema eléctrico do OTA................................................................... 68 Figura 5.5 – Simulação DC do esquema eléctrico do OTA. ................................................................. 68 Figura 5.6 – Comparação dos parâmetros de estabilidade do CCPLL entre o domínio contínuo e o
discreto, referentes à 4ª configuração do AFE. ........................................................................ 71 Figura 6.1 – Modelo comportamental do VCO utilizado para a simulação de topo do CCPLL. ........... 74 Figura 6.2 – Esquema eléctrico do CCPLL utilizado para a simulação de topo. .................................. 75 Figura 6.3 – Simulação de topo ao nível eléctrico do CCPLL............................................................... 75 Figura D.1 – Aplicação da transformada de impulsos invariantes a um CPLL (extraído de [2]). ......... 92 Figura D.2 – Diagrama de blocos do modelo incremental do CCPLL no domínio contínuo. ............... 92 Figura D.3 – Diagrama de blocos do modelo incremental do CCPLL, simplificado, no domínio
contínuo. ................................................................................................................................... 93 Figura D.4 – Diagrama blocos do modelo incremental do CCPLL no domínio discreto. ...................... 93 Figura D.5 – Variação da MF do CCPLL com o valor da sua frequência de entrada. .......................... 94 Figura D.6 – Comparação das respostas impulsionais do CCPLL no domínio contínuo e discreto. ... 95 x
Lista de Tabelas
Tabela 1.1 – Configurações do PLL para as várias resoluções standard. ............................................. 3 Tabela 2.1 – Características do VCO de acordo com o estado do seu registo de configuração interno,
quando a sua tensão de entrada varia entre 0,7V e 0,5V. ....................................................... 10 Tabela 2.2 – Corrente do CP de acordo com o estado do seu registo de configuração interno. ......... 10 Tabela 2.3 – Configuração do VCO e do CP para as várias resoluções standard, no CPLL............... 11 Tabela 2.4 – Margens de Fase do CPLL para a várias configurações do AFE. ................................... 16 Tabela 2.5 – Largura de Banda do CPLL para as várias configurações do AFE. ................................ 19 Tabela 4.1 – Margens de Fase do CCPLL para as várias configurações do AFE. .............................. 44 Tabela 4.2 – Largura de Banda do CCPLL para as várias configurações do AFE............................... 48 Tabela 4.3 – Características dos dispositivos que constituem o CCPLL. ............................................. 49 Tabela 4.4 – Valor dos parâmetros do modelo Simulink do OTA. ........................................................ 50 Tabela 5.1 – Dimensões projectadas dos transístores do CP da malha de compensação. ................ 60 Tabela 5.2 – Dimensões finais dos transístores do CP da malha de compensação. ........................... 60 Tabela 5.3 – Mismatch do CP no PVT corner mais desfavorável com variações de tensão à sua
saída. ........................................................................................................................................ 62 Tabela 5.4 – Dimensões projectadas dos transístores do OTA............................................................ 66 Tabela 5.5 – Dimensões finais dos transístores do OTA. ..................................................................... 67 Tabela 5.6 – Tolerâncias dos componentes e parâmetros do CCPLL. ................................................ 70 Tabela 5.7 – Valores mais desfavoráveis de estabilidade no domínio contínuo do CCPLL,
considerando as tolerâncias dos componentes e parâmetros para as várias configurações do
AFE. .......................................................................................................................................... 70 Tabela 5.8 – Mínimas MFs no domínio discreto do CCPLL, considerando as tolerâncias dos seus
componentes e parâmetros para as várias configurações do AFE. ........................................ 71 xi
Lista de Siglas e Abreviações
µ
Mobilidade dos portadores de carga de um transístor MOS.
ADC
Analog-to-Digital Converter.
ADPLL
All-Digital Phase-Locked Loop.
AFE
Analog Front-End.
APC
Analog Processing Chain
Cox
Capacidade por unidade de área entre a porta e o canal de um transístor MOS.
CCPLL
Compensated Charge-Pump Phase-Locked Loop.
CMOS
Complementary Metal Oxide Semiconductor.
CP
Charge-Pump
CPLL
Charge-Pump Phase-Locked Loop.
DVD
Digital Versatile Disc.
FT
Função de Transferência.
GM0
Transcondutância de um amplificador operacional, com tensão de entrada nula.
gm0
Transcondutância de um par diferencial, com tensão diferencial de entrada nula.
ID
Corrente de dreno em regime estático de um transístor MOS.
L
Comprimento do canal de um transístor MOS.
LB
Largura de Banda.
MF
Margem de Fase.
MOS
Metal Oxide Semiconductor
N
Factor Multiplicativo do CPLL.
NMOS
Transístor MOS de canal N.
OTA
Operational Transcondutance Amplifier.
PD
Phase Detector.
PFD
Phase Frequency Detector.
PFR
Ponto de Funcionamento em Repouso de um transístor MOS.
PLL
Phase-Locked Loop.
PMOS
Transístor MOS de canal P.
PVT
Process-Voltage-Temperature.
RGB
Red-Blue-Green.
SOG
Sync-On-Green Detector
SS
Sync Separator
TL
Aplicação da Transformada de Laplace.
VCM
Tensão de modo comum, que vale metade da de alimentação (VDD).
VDD
Tensão de alimentação da tecnologia CMOS, de valor 1,2V.
VDS
Diferença de potencial entre os terminais dreno e fonte de um transístor MOS.
VGS
Diferença de potencial entre os terminais porta e fonte de um transístor MOS.
VOD
Tensão de Overdrive de um transístor MOS, VGS-Vth.
VPGi
Diferença de potencial aos terminais da porta de passagem i.
xiii
Vth
Tensão de limiar de um transístor MOS.
VCO
Voltage Controlled Oscillator.
W
Largura do canal de um transístor MOS.
XRMS
Valor médio quadrático da grandeza X.
xiv
1.
Capítulo 1Equation Chapter 1 Section 1
1. Introdução
Com a progressiva substituição dos televisores baseados em tubos de raios catódicos
tradicionais por televisores baseados em ecrãs de cristais líquidos e Plasmas, a necessidade de
conversão do sinal de vídeo analógico gerado nos leitores de DVD (Digital Versatile Disc, da literatura
anglo-saxónica), nos gravadores de cassetes de vídeo, ou nos computadores pessoais em digital
tornou-se prevalente. Um dos elementos chave destes sistemas de recepção e conversão do sinal de
vídeo é a capacidade de extrair a informação de sincronismo de linha e de trama presente no sinal de
vídeo e, a partir dela gerar, com auxílio de uma Malha de Captura de Fase (ou PLL – Phase-Locked
Loop, da literatura anglo-saxónica), um relógio de alta frequência e qualidade que será depois
utilizado pelos conversores analógico-digital (ADC – Analog-to-Digital Converter, da literatura anglosaxónica) durante a digitalização do sinal de vídeo. Estes sistemas devem ser robustos, tendo em
conta a (pouca) qualidade do sinal recebido.
A constante evolução das tecnologias de integração permite a utilização de processos de
fabrico de maior resolução, onde o cumprimento efectivo do canal dos transístores fica mais curto e a
espessura entre o terminal porta e o canal fica menor. Esta evolução traz vantagens como a redução
do consumo de potência, menor área dos circuitos integrados e maiores frequências de
funcionamento, contudo, a esta constante miniaturização associa-se também o aumento do efeito das
não idealidades como o aumento das correntes de fuga e do mismatch entre dispositivos
electrónicos, os quais os projectistas de circuitos electrónicos integrados analógicos tentam obviar.
As não idealidades mais relevantes para o objectivo deste trabalho são as correntes de fuga,
cujo efeito no sistema é dominante face às restantes. A sua origem deve-se à existência de correntes
de fuga por efeito de túnel e de correntes parasitas quando os transístores operam na região de
inversão fraca (VGS≈0), que se acentuam com o já referido aumento da capacidade de integração das
tecnologias CMOS. Nas tecnologias CMOS de 0,13µm e de maiores resoluções, o valor das
correntes de fuga é comparável ao das correntes de operação dos transístores a funcionarem em
fraca inversão [1]. Estes valores de correntes de fuga não afectam a funcionalidade dos circuitos
digitais, contudo afectam a operação de circuitos analógicos em moderada e fraca inversão.
O PLL referido anteriormente, responsável pela recuperação do sinal de sincronismo e geração
do relógio de alta frequência não está imune a estes defeitos, sendo actualmente visíveis os efeitos
destas não idealidades pelos consumidores finais dos produtos de consumo electrónicos referidos,
entre os quais, o defeito mais visível é a falta de qualidade geral das imagens visualizadas,
principalmente no canto superior esquerdo destas, devido à perda de sincronismo do PLL no intervalo
de ausência do sinal de sincronismo horizontal.
1
O objectivo deste trabalho é o de analisar os efeitos das não idealidades presentes em
sistemas integrados deste tipo e implementar um novo sistema, ao nível eléctrico, que minimize o seu
impacto na qualidade da imagem. Mais concretamente é estudado e analisado um sistema de
recuperação de sincronismo de vídeo baseado numa topologia de PLL sensível aos defeitos
indicados, para posteriormente projectar um novo sistema, baseado no primeiro, que minimize ou
mitigue os efeitos indesejados, mantendo aproximadamente o mesmo comportamento estático e
dinâmico. O sistema a projectar é implementado na mesma tecnologia do sistema existente, que é a
tecnologia CMOS de 0,13µm da UMC.
1.1. Enquadramento
A Malha de Captura de Fase faz parte de uma interface AFE (Analog Front-End, da literatura
anglo-saxónica) de vídeo, cujo diagrama de blocos simplificado está representado na Figura 1.1. Este
AFE é composto por três canais, onde cada um processa independentemente uma das três cores de
vídeo RGB (Red-Blue-Green, da literatura anglo-saxónica). O AFE recebe os três sinais analógicos
RGB como entrada, gerados num computador pessoal ou noutro dispositivo com saída de vídeo
analógica, e converte-os em três palavras digitais de 8-bit cada a uma determinada taxa que depende
da frequência e resolução espacial das imagens.
RIN
(Red Channel Input )
GIN
( Green Channel Input )
BIN
(Blue Channel Input )
Sync-On-Green
Detector / Sync
Separator
Analog
Processing
Chain
ADC
Analog
Processing
Chain
ADC
Analog
Processing
Chain
ADC
ROUT 7:0
(Red Channel Output )
GOUT 7:0
( Green Channel Output )
BOUT 7:0
(Blue Channel Output )
HSYNC
VSYNC
PLL / Clock
Generator
CLKOUT
(Pixel Clock Output )
FILT
Figura 1.1 – Diagrama de blocos simplificado do AFE de vídeo.
Os blocos responsáveis pelo tratamento dos sinais de sincronismo são o SOG/SS (Sync-OnGreen Detector / Sync Separator), e o bloco correspondente ao PLL. A função do bloco SOG/SS é a
de extrair os sinais de sincronismo presentes no canal associado à cor primária verde, gerando dois
sinais digitais HSYNC e VSYNC, contendo a informação de sincronismo horizontal e vertical,
respectivamente. O bloco correspondente ao PLL gera um sinal, CLKOUT, síncrono com o sinal de
sincronismo horizontal, HSYNC, cuja frequência é resultado da multiplicação entre a frequência de
2
HSYNC e o número de pixels de cada linha da imagem, em primeira aproximação. Este sinal de alta
frequência gerado internamente é posteriormente utilizado pelos ADCs como sinal de amostragem
para converter o sinal analógico de vídeo RGB.
Na ausência do sinal HSYNC, que acontece durante o back-tracing vertical sinalizado pelo
sinal VSYNC, o PLL deve manter a sua frequência e fase de saída estáveis, prevenindo assim
degradações na qualidade da imagem devido ao período de tempo necessário para o PLL recuperar
o sincronismo.
Os blocos APC (Analog Processing Chain) que precedem os ADCs fazem o isolamento entre
as entradas analógicas e os ADCs, e transformam o sinal de entrada de forma a aproveitar toda a
gama dinâmica dos conversores.
O AFE suporta várias configurações de acordo com as resoluções temporais e espaciais
standards, o que significa que a frequência do sinal de saída do PLL pode ser previamente
programada através de registos internos do AFE, de forma a obter-se as várias relações entre a
frequência do sinal de entrada e saída do PLL. Na Tabela 1.1 encontram-se as configurações para
cada resolução espacial e frequência de imagem standards, sendo o factor multiplicativo resultado da
divisão entre a frequência dos sinais de saída (frequência de pixel) e de entrada (frequência de linha)
do PLL.
Tabela 1.1 – Configurações do PLL para as várias resoluções standard.
Modo
Hpixs*Vpixs
VGA
640*480
SVGA
800*600
XGA
1024*768
SXGA
1280*1024
UXGA
1600*1200
Freq.
Imagem [Hz]
60
72
75
56
60
72
75
60
70
75
60
75
85
60
65
70
75
Freq.
Linha [kHz]
31,5
37,7
37,5
31,5
37,9
48,1
46,9
48,4
56,5
60
64
80
91,1
75
81,3
87,5
93,8
Freq.
Pixel [MHz]
25,175
31,5
31,5
36
40
50
49,5
65
75
78,75
108
135
157,5
162
175,5
189
202,5
Factor
Multiplicativo
799
836
840
1143
1055
1040
1055
1343
1327
1313
1688
1688
1729
2160
2153
2160
2159
O filtro de malha do PLL é externo de forma a reduzir a área do die do AFE para valores
razoáveis, e para permitir uma fácil adaptação das características da malha ao sistema em que irá
funcionar. Este é constituído por dois condensadores e uma resistência, ligados entre a entrada FILT
do AFE (Figura 1.1) e a tensão de alimentação do PLL. Na Figura 1.2 encontra-se esquematizada a
ligação do filtro de malha ao PLL através do pad com os respectivos díodos de protecção D1 e D2,
que são percorridos pelas correntes de fuga Ileak1 e Ileak2, cuja origem resulta da já referida elevada
capacidade de integração da tecnologia CMOS utilizada.
3
São estas correntes de fuga as principais causadoras dos efeitos indesejados no sinal de saída
do PLL. Um desses efeitos consiste no ripple originado na tensão de controlo aos terminais do filtro,
que modula a frequência de saída do PLL, resultando uma forma de onda que deixa de ser periódica.
Este efeito de modulação indesejado é denominado de jitter, e consiste numa medida de perturbação
ou incerteza nos instantes de tempo em que ocorrem as transições de sinal. Outro efeito indesejado é
a perda de sincronismo durante a ausência do sinal HSYNC, dada a incapacidade de manter a carga
presente no filtro de malha, e por consequência a tensão de controlo da frequência de saída do PLL.
Dadas estas imperfeições, é assim primordial projectar um novo sistema que compense os
seus efeitos.
AFE Interface
AVDD
AVDD
C1
Ileak1
C2
D1
R1
PLL
FILT
D2
CLKOUT
Ileak2
Figura 1.2 – Filtro de malha exterior e interligação ao AFE.
1.2. Organização
O trabalho divide-se em cinco fases. Na primeira é analisada a estabilidade e o princípio de
funcionamento de um PLL já implementado em circuito integrado que sofre das não idealidades
referidas. Na segunda fase é modelado o PLL e respectivas não idealidades, através de modelos
comportamentais implementados em Matlab/Simulink de forma a identificar e compreender os seus
efeitos no sistema, entre os quais os mais importantes são o aumento do jitter do PLL, que faz com
que os ADCs não amostrem os respectivos sinais de entrada nos instantes de tempo correctos, e a
perda de sincronismo do PLL na ausência do sinal de referência. Compreendida a origem do
aumento do jitter e perda de sincronismo, na terceira fase é projectado, modelado e demonstrada a
validade de um sistema que compensa os efeitos indesejados, através de modelos comportamentais
também implementados em Matlab/Simulink. Posteriormente, na quarta fase são implementados e
simulados individualmente ao nível eléctrico, através do simulador HSPICE, os blocos eléctricos
constituintes da solução proposta na tecnologia microelectrónica CMOS da UMC de 0.13µm. Por
último, na quinta fase são realizadas simulações de topo funcionais do sistema proposto, através do
simulador HSIM, com o objectivo de avaliar a convergência deste, e se as especificações ao nível do
eléctrico, e portanto, mais próximas das realidade são cumpridas.
4
2.
Capítulo 2Equation Chapter (Next) Section 1
2. Arquitectura e Análise da Malha de Captura de Fase
Para projectar um novo sistema de recuperação de sincronismo cujas características sejam
idênticas ou semelhantes às do sistema actual, mas reduzindo ou eliminando os efeitos das não
idealidades, é necessário saber qual a topologia, princípio de funcionamento e características do PLL
em questão. Neste capítulo são apresentados os blocos constituintes do PLL com o defeito referido,
assim como o princípio de funcionamento e principais características do PLL e de cada bloco em
particular. É ainda estudada a estabilidade do sistema de forma a obter as principais características
da sua resposta em regime estático e dinâmico.
2.1. Princípio de Funcionamento
A topologia do PLL que está implementada no AFE está representada na Figura 2.1. Esta é
composta por um detector de fase e frequência (PFD – Phase Frequency Detector, da literatura
anglo-saxónica), um Charge-Pump (CP), um filtro de malha passivo passa-baixo de segunda ordem,
um oscilador controlado por tensão (VCO – Voltage Controlled Oscillator, da literatura anglosaxónica) e um divisor de frequência na malha de realimentação que permite realizar a multiplicação
da frequência do sinal de referência HSYNC. O filtro de malha representado está ligado entre a saída
do CP e o nó de potencial nulo (massa) por facilidade de análise, sendo este equivalente ao filtro
passa-baixo representado na Figura 1.2, pelo que, a funcionalidade do PLL não é afectada por esta
simplificação.
Este tipo de PLL constituído por um detector de fase sequencial, onde o PFD se inclui, e por
um CP, é normalmente denominado de Charge-Pump Phase-Locked Loop (CPLL), e apresenta uma
série de vantagens face a outras topologias. Não exibe falso estado de sincronismo, apresenta um
erro de offset de fase teoricamente nulo quando o sistema está em sincronismo, obtém rapidamente o
estado de sincronismo, mesmo quando a frequência do sinal de entrada é diferente da frequência de
oscilação livre do VCO, e o sistema é insensível aos níveis de amplitude dos sinais de entrada do
PFD. Finalmente, o CPLL permite uma grande flexibilidade no seu projecto, desacoplando vários
parâmetros de dimensionamento que normalmente em sistemas deste tipo teriam que obedecer a
compromissos, como a largura de banda, o coeficiente de amortecimento ou a banda de captura de
sincronismo [2] a [4].
O CP injecta, retira, ou não altera a carga acumulada nos condensadores do filtro passa-baixo,
dependendo da saída do PFD. Quando somente o interruptor S1 está fechado, a corrente ICP flui no
5
sentido do filtro passivo, aumentando o valor da tensão de controlo, vLP, do VCO. Na situação em que
S2 está fechado e S1 aberto, ICP flui em sentido contrário, diminuindo o valor da tensão de controlo.
Quando ambos os interruptores estão no mesmo estado, a carga no filtro passivo mantêm-se e o
valor da tensão de controlo permanece inalterada, estando o CPLL nesta situação no estado de
sincronismo.
CP
PFD
R↑
HSYNC
R
Vfeed
V
U =1
D=0
V↑
U =0
D =1
ICP
V↑
U
Up
S1
LOOP-FILTER
R↑
R↑ U =0 V ↑
D=0
D
Down
S2
ICP
VCO
v LP
CLKOUT
R1
C1
C2
DOWN-SCALER
1
N
Figura 2.1 – Topologia do PLL de terceira ordem presente no AFE.
O bloco PFD é um circuito lógico que gera dois pulsos digitais, Up e Down, que reflectem o erro
de fase/frequência entre os dois sinais presentes na sua entrada, o sinal de referência (HSYNC), e o
sinal gerado pelo divisor de frequência (Vfeed). Estes dois sinais são digitais, sendo o PFD apenas
sensível aos flancos ascendentes destes, o que faz com que o CPLL seja insensível ao duty-cycle
das formas de onda. Assim, as referências de sincronismo do CPLL são os flancos ascendentes do
sinal de entrada HSYNC, sendo este um sistema discreto. Se HSYNC transitar de Low para High
antes de Vfeed, o sinal Up irá estar no estado High durante o tempo em que os sinais têm níveis
diferentes, fazendo com que seja injectada carga no filtro de malha aumentando a frequência de
saída do VCO. De forma semelhante, se Vfeed transitar de Low para High antes de HSYNC, o sinal
Down irá estar a High durante o tempo que os sinais de entrada são diferentes, fazendo com que S2
conduza, retirando carga do filtro passivo e baixando a frequência de saída do VCO. Quando os
flancos ascendentes dos dois sinais de entrada do PFD são coincidentes, idealmente ambos os sinais
Up e Down permanecem no estado Low, e os interruptores S1 e S2 em aberto mantendo a tensão de
controlo à entrada do VCO num valor DC constante. O diagrama de estados do PFD está
representado na Figura 2.1 e o circuito digital que o implementa está representado na Figura 2.2.
Um problema comum associado aos CPLLs é o reduzido ganho do PFD e do CP, perto da
zona de sincronismo, devido à insuficiente largura dos pulsos Up e Down para os interruptores do CP
mudarem de estado, resultando num erro estático de fase. Na literatura, este facto é denominado de
“Zona Morta” do PFD (ou dead zone, da literatura anglo-saxónica) [2] e [4]. Uma técnica bastante
utilizada para eliminar o erro de fase devido a esta ocorrência é a de gerar os pulsos Up e Down com
uma largura mínima em cada ciclo do sinal de entrada. Isto é feito colocando um circuito que atrasa o
6
sinal de reset dos flip-flops como indicado no circuito da Figura 2.2.
Teoricamente, quando o CPLL está em sincronismo a duração mínima dos pulsos Up e Down
é coincidente, fechando os interruptores S1 e S2 ao mesmo tempo, não alterando assim o valor da
tensão de controlo do VCO. Na prática, o tempo de actuação nos interruptores é ligeiramente
diferente devido a assimetrias entre os caminhos dos sinais que actuam nos interruptores.
Associando a este facto, a existência de mismatch e diferentes tempos de resposta entre as duas
fontes de corrente PMOS e NMOS constituintes do CP, são geradas variações na carga do filtro
passivo mesmo quando o PLL está em sincronismo, gerando um padrão de jitter na saída do CPLL.
Figura 2.2 – Detector de Fase e Frequência do CPLL com eliminação da Zona Morta.
As Figuras 2.3 a 2.5 exemplificam o funcionamento do PFD assumindo que o divisor de
frequência não está presente na malha de realimentação, fazendo com que o sinal de saída do VCO
seja uma das entradas do PFD. Na Figura 2.3, as frequências do sinal de referência e do VCO são
idênticas, contudo, o VCO está atrasado na fase de 180º em relação à referência. Nesta situação
particular o sinal de saída Down do PFD é uma onda quadrada que leva a que a malha fique em
sincronismo.
Figura 2.3 – Saída do PFD com o VCO atrasado da referência de 180º (extraído de [4]).
7
A Figura 2.4 mostra a saída do PFD quando o sinal de referência tem uma frequência superior
à do sinal de saída do VCO. Nesta condição, não são gerados pulsos na saída Down do PFD, sendo
estes gerados na saída Up até que a frequência do sinal de saída do VCO seja igual à do sinal de
referência. Na Figura 2.5 encontra-se representada a situação contrária, em que a frequência do sinal
de saída do VCO é maior que a do sinal de referência, sendo gerados pulsos na saída Down do PFD
para baixar a frequência de saída do VCO até que esta seja igual à do sinal de referência. De notar
que em qualquer das situações apresentadas as saídas do PFD só mudam de estado nos flancos
ascendentes dos sinais de entrada, confirmando o facto de o CPLL ser insensível ao duty-cycle dos
sinais que processa [4].
Figura 2.4 – Saída do PFD com a frequência da referência maior (extraído de [4]).
Figura 2.5 – Saída do PFD com a frequência do VCO maior (extraído de [4]).
8
Resumindo o funcionamento do CPLL, o PFD tem três estados e gera dois sinais, Up e Down,
que dependem da diferença entre os instantes de tempo dos flancos ascendentes do sinal de
referência e do sinal de saída do divisor de frequência. O CP converte os pulsos digitais numa tensão
de controlo analógica através do filtro de malha. O filtro de malha consiste na série da resistência R1
com o condensador C1, em paralelo com o condensador C2, como representado na Figura 2.1. As
fontes de corrente do CP juntamente com o condensador C1 formam um integrador na malha, e a
resistência introduz um zero para aumentar a margem de fase e assim melhorar a resposta transitória
do CPLL [2]. Contudo, a resistência origina um ripple de valor ICP.R1 na tensão de controlo do VCO no
início de cada pulso de saída do PFD, e outro de igual valor mas em sentido oposto no final do pulso
[5]. Este ripple modula a frequência do VCO, causando um jitter excessivo no seu sinal de saída,
podendo inclusive causar a perda de sincronismo do CPLL, devido à limitada gama do VCO. Para
eliminar este ripple é adicionado o condensador C2. Este condensador C2 introduz mais um pólo na
malha aumentando a ordem do sistema para três. Normalmente, C2 é projectado para ter um valor de
C1/10, para que o seu efeito no comportamento dinâmico do sistema seja desprezável [4].
Na prática o CPLL sofre de várias não idealidades, que se fazem notar essencialmente pelo
aumento do jitter no seu sinal de saída. O jitter pode ser de natureza aleatória, e.g., devido a ruído
térmico presente nos vários blocos do CPLL, ou pode obdecer a um padrão, e.g., devido à existência
de correntes de fuga no filtro de malha do CPLL. Neste trabalho são focadas as não idealidades que
provocam este último tipo de jitter, devido à sua maior contribuição para os impactos observados.
Existem vários exemplos de não idealidades que provocam jitter padrão na saída do CPLL.
Numa implementação baseada em transístores CMOS, os transístores das fontes de corrente do CP
sofrem do efeito de modelação de canal, resultando correntes do CP que dependem da tensão de
controlo do VCO, contudo existem várias técnicas que mitigam este efeito, como por exemplo, a
utilização de um filtro de malha activo [6]. O já também referido mismatch entre as fontes de corrente
do CP, também pode ser reduzido usando fontes de corrente com polarização replicada [7] e [8].
Uma outra não idealidade que com a aumento de resolução da tecnologia de fabricação tem
ganho relevância é o aumento das correntes de fuga, nomeadamente nos condensadores do filtro de
malha quando este é integrado ou nos díodos de protecção quando o filtro é discreto, como referido
no capítulo anterior. Esta não idealidade aumenta substancialmente o jitter do sinal de saída do
CPLL, e principalmente, impossibilita o CPLL de manter sua fase e frequência durante a ausência do
sinal de referência HSYNC, que como já foi dito é de extrema importância no caso de aplicações de
vídeo, como é o caso. Não havendo na literatura nenhuma técnica que mitigue este efeito, e sendo
nas tecnologias CMOS de maior resolução o jitter essencialmente dominado pelas correntes de fuga,
é o objectivo deste trabalho projectar um circuito que reduza ou mitigue este efeito.
2.2. Análise da Estabilidade no Domínio Contínuo
A malha de realimentação negativa força o erro de fase/frequência entre os dois sinais
presentes à entrada do PFD a ser nulo. Como qualquer outro sistema realimentado, o CPLL tem que
ter, para além de outros parâmetros, uma Margem de Fase (MF) suficiente para garantir a sua
estabilidade. No projecto de um novo sistema de geração do relógio de pixel, é essencial conhecer as
9
características do CPLL implementado no AFE para que o novo sistema em projecto tenha
características semelhantes. Estas características são obtidas através de uma análise de estabilidade
onde se calculam parâmetros como o factor de amortecimento, a sobrelevação ou a margem de fase
do sistema.
Para realizar a referida análise de estabilidade são necessários os valores numéricos dos
componentes que constituem o actual CPLL implementado. Como existem várias configurações do
AFE de acordo com a frequência temporal e resolução espacial das imagens utilizadas, como
indicado na Tabela 1.1, e dado que a gama de frequências de saída da característica do VCO é
limitada, a implementação do CPLL para as diferentes configurações é conseguida com várias
combinações de características do VCO e do valor de corrente do CP. Mais concretamente, através
de registos internos do AFE é possível obter quatro características diferentes para o VCO utilizado, e
oito valores diferentes para a corrente do CP. Os diferentes valores para o ganho do VCO de acordo
com o estado dos respectivos registos internos estão indicados na Tabela 2.1, e para a corrente do
CP estão indicados na Tabela 2.2.
Tabela 2.1 – Características do VCO de acordo com o estado do seu registo de configuração interno,
quando a sua tensão de entrada varia entre 0,7V e 0,5V.
Registo
Interno
00
01
10
11
Freq. de
Saída [MHz]
20,63 – 44,29
34,92 – 72,41
82,51 – 177,04
139,60 – 289,20
Ganho [MHz/V]
118,30
187.45
472.63
748.00
Tabela 2.2 – Corrente do CP de acordo com o estado do seu registo de configuração interno.
Registo
Interno
000
001
010
011
100
101
110
111
Corrente
[µA]
50
75
100
125
150
175
200
225
A necessidade de utilização das quatro características do VCO e dos diferentes factores
multiplicativos do CPLL, obriga a ter outro parâmetro variável na malha de forma a compensar as
alterações nos ganhos de malha impostos pelas várias configurações. Justifica-se assim o facto de o
CP poder ter diferentes valores de corrente entre as várias configurações.
O único bloco cujos parâmetros não variam entre as várias configurações é o filtro de malha.
Os valores utilizados no CPLL para os condensadores e resistência estão indicados em (2.1). Os
valores dos principais parâmetros dos restantes blocos estão indicados na Tabela 2.3.
Na subsecção seguinte é feita apenas a análise da estabilidade da primeira configuração
indicada na Tabela 2.3, dado que não é razoável efectuá-la para todas as configurações. Contudo
são apresentados todos os resultados aplicando a mesma análise.
10
C1 = 0.1μF
C2 = 0.01μF
(2.1)
R1 = 1.5kΩ
Tabela 2.3 – Configuração do VCO e do CP para as várias resoluções standard, no CPLL.
Hpixs*
Vpixs
640*480
800*600
1024*768
1280*1024
1600*1200
Freq.
Imagem [Hz]
60
72
75
56
60
72
75
60
70
75
60
75
85
60
65
70
75
Freq.
Linha [kHz]
31,5
37,7
37,5
31,5
37,9
48,1
46,9
48,4
56,5
60
64
80
91,1
75
81,3
87,5
93,8
Freq.
Pixel [MHz]
25,175
31,5
31,5
36
40
50
49,5
65
75
78,75
108
135
157,5
162
175,5
189
202,5
N
799
836
840
1143
1055
1040
1055
1343
1327
1313
1688
1688
1729
2160
2153
2160
2159
Ganho
do VCO
00
00
00
00
01
01
01
01
10
10
10
10
11
11
11
11
11
Corrente
do CP
001
001
001
010
001
001
001
010
000
000
000
000
000
000
000
000
000
2.2.1. Modelo Linearizado de Pequenas Variações de Sinal
O CPLL é um sistema não linear, principalmente quando não está em sincronismo. Para
realizar uma análise linear deste sistema, onde se podem definir funções de transferência dos vários
blocos envolvidos, é necessário considerar que o CPLL está a operar perto da zona de sincronismo.
Independentemente desta simplificação, uma análise do CPLL no domínio contínuo pode ainda
envolver um considerável erro no estudo da estabilidade do sistema, devido à natureza discreta do
PFD. Contudo, se a largura de banda do CPLL for igual ou inferior a 1/10 da frequência do sinal de
referência, o estudo no domínio contínuo é bastante aceitável [2], [5] e [9]. Nas subsecções seguintes
prova-se que a largura de banda do CPLL respeita a condição enunciada, pelo que, a realização de
uma análise contínua do sistema é admissível.
Quando o CPLL está perto da zona de sincronismo, a sua resposta dinâmica em fase e em
frequência ao sinal de entrada HSYNC pode ser avaliada pelo modelo incremental representado na
Figura 2.6, desde que as variações dos sinais sejam lentas e pequenas em torno do ponto de
funcionamento estático do CPLL. Neste modelo, Ωi(s) representa a transformada de Laplace do sinal
de referência HSYNC, Ωo(s) a transformada de Laplace do sinal relógio de saída, CLKOUT, e
similarmente para os restantes símbolos.
As funções de transferência do VCO e do divisor de frequência (DOWN-SCALER), são
Kv[rad.s-1.V-1] e Kn=1/N, respectivamente. De notar que, devido a apenas se estar a modelar
variações em relação ao ponto de funcionamento estático do CPLL, o termo referente à frequência de
oscilação livre do VCO é negligenciado da sua função de transferência (FT) por ser um parâmetro
estático. Os blocos integradores traduzem o facto de a fase instantânea de um sinal ser o integral da
11
sua frequência instantânea, que aplicando a transformada de Laplace resulta na equação (2.2).
Ω (s)
Φ (s) =
Ωi ( s )
Integrator
Φi ( s )
1
s
LOOP-FILTER
PD
+
∑
Φe ( s )
(2.2)
s
Id ( s )
Kp
Zf ( s )
VCO
Vlp ( s )
Kv
Ωo ( s )
-
Φf ( s )
DOWN-SCALER
Integrator
Ωf ( s )
1
s
Kn
Figura 2.6 – Modelo Incremental do CPLL.
Considerando a frequência do sinal de entrada do CPLL, ωi[rad/s], o seu período tem o valor
Ti=2π/ωi[s]. Por cada um destes períodos, quando o CPLL ainda está a atingir o sincronismo, existe
um pulso numa das saídas do PFD com a duração tp[s] indicada em (2.3), onde θe=θi-θf[rad] é o erro
de fase entre os dois sinais presentes à entrada do PFD [5].
θe
tp =
ωi
[s ]
(2.3)
Neste intervalo de tempo o CP encarrega-se de injectar ou retirar carga do filtro de malha
passivo através de um pulso de corrente em cada ciclo do sinal de entrada, conduzindo a uma
corrente de erro média iD transferida entre o CP e o filtro, indicada em (2.4), por cada período do sinal
de entrada. ICP representa o valor de corrente das fontes de corrente do CP.
iD =
1
⋅ ICP ⋅ t p [ A ]
Ti
(2.4)
O bloco PD (Phase Detector, da literatura anglo-saxónica) indicado na Figura 2.6 representa o
PFD conjuntamente com o CP. Substituindo Ti e tp em (2.4), e aplicando a transformada de Laplace,
obtém-se o ganho do bloco PD indicado em (2.5).
Kp =
Id ( s )
Φ e (s )
=
ICP
[ A rad ]
2π
(2.5)
A FT, Zf(s), do filtro de malha passivo pode ser derivada através de uma análise linear. De
acordo com o esquema eléctrico da Figura 2.7, a FT calcula-se como indicado em (2.6). Após
algumas manipulações matemáticas, obtém-se a FT de segunda ordem do filtro de malha indicada
em (2.7). O condensador adicional, C2, responsável pela eliminação do ripple da tensão de controlo
do VCO, introduz um pólo adicional à frequência -ωpf na FT em malha aberta do CPLL, e a resistência
12
R1 introduz um zero à frequência -ωzf.
Z2 ( s )
Z1 ( s )
Id ( s )
Vlp ( s )
R1
C2
C1
Figura 2.7 – Esquema eléctrico do filtro de malha.
Z f (s ) =
Z f ( s ) = K LP ⋅
s + ω zf
VLP ( s )
ID ( s )
s ( s + ω pf )
⎛
1 ⎞
1
= ⎜ R1 +
⎟//
sC
sC
2
1 ⎠
⎝
; K LP =
C + C2
1
1
, ω zf =
, ω pf = 1
C2
R 1C 1
R 1C 1C 2
(2.6)
(2.7)
2.2.2. Função de Transferência em Malha Aberta
Através de (2.2), facilmente se conclui que as FTs do sistema com entrada e saída, ambas, em
frequência ou em fase são idênticas (2.8). Este facto permite simplificar o diagrama de blocos do
modelo linear do CPLL apresentado na Figura 2.6 para a forma canónica de um sistema
realimentado, indicado na Figura 2.8, facilitando a sua análise.
Ωo (s )
Ωi (s )
=
Φ o (s ) ⋅ s
Φ i (s ) ⋅ s
=
Φ o (s )
Φ i (s )
(2.8)
É sabido da teoria da realimentação que através da FT em malha aberta de um sistema
realimentado, é possível estudar o seu comportamento em malha fechada através de técnicas de
Root-locus ou de Bode. A FT em malha aberta de um sistema realimentado, quando representado na
sua forma canónica, é definida como sendo o produto das FTs dos blocos (sistemas) da malha de
acção, G(s), com os da malha de realimentação H(s). Para o caso do CPLL em análise, a FT em
malha aberta obtida está indicada em (2.9).
Substituindo as FTs do divisor de frequência (Kn), do detector de fase PD (2.5), e do filtro de
malha (2.7) em (2.9), resulta a FT em malha aberta do CPLL indicada em (2.10). Devido a esta conter
um pólo duplo na origem, o sistema é denominado como sendo do Tipo 2 [10], o que significa que o
CPLL, teoricamente, responde a escalões de fase e frequência do sinal de entrada com um erro de
fase (θe) nulo em regime estático.
G ( s ) H ( s ) = K pK v K n
13
Zf ( s)
s
(2.9)
G (s )H (s ) =
ICP K v
s + ω zf
2πC 2N s 2 ( s + ω pf )
(2.10)
G ( s)
PD
Φi ( s ) +
∑
−
Φe ( s )
Kp ( s)
VCO
LOOP-FILTER
Id ( s )
Zf ( s )
Vlp ( s )
Kv
s
Φo ( s )
Φf ( s )
H( s)
DOWN-SCALER
Kn
Figura 2.8 – Modelo incremental na forma canónica do CPLL.
Através do script M-File 1 apresentado no Anexo A, implementado no programa de cálculo
MATLAB da MathWorks, é possível analisar facilmente a estabilidade do CPLL, assim como, obter o
valor aproximado dos parâmetros que caracterizam a sua resposta transitória. Os dados indicados no
script são referentes à primeira configuração do AFE indicada na Tabela 2.3.
O diagrama de Bode da FT em malha aberta do CPLL (2.10), obtido para a referida
configuração, está representado na Figura 2.9, donde se conclui que a MF do CPLL é de 55.1º, que é
bastante admissível, pois na prática é usual o projecto de sistemas realimentados com MFs entre os
45º e os 60º. Sendo este CPLL um sistema de terceira ordem, devido à existência de três pólos na
sua malha, é um sistema potencialmente instável. É visível através do diagrama da Figura 2.9 que o
zero introduzido na malha pela resistência R1 permite um avanço de fase na zona de frequências
onde a amplitude do ganho de malha aberta é unitário, por forma obter a MF pretendida.
Na Figura 2.10 está representado o Root-locus do CPLL, obtido através da FT (2.10). O Rootlocus é um diagrama que indica a variação da localização dos pólos de malha fechada de um sistema
realimentado com a variação do valor do seu ganho de malha, Ko, que está indicado em (2.11), para o
caso do CPLL. Assim, quer através do diagrama de Bode, quer através do Root-locus, é possível
verificar que, devido à localização do zero introduzido por R1, o CPLL é incondicionalmente estável,
pois num caso a fase da FT nunca é menor que -180º, e no outro, todos os ramos estão localizados
no semi-plano complexo esquerdo, para qualquer valor de Ko.
É ainda possível através do Root-locus, confirmar a localização do zero e dos pólos do filtro de
malha passivo, no local onde o ganho de malha é nulo. Estes estão calculados numericamente em
(2.12) e (2.13), respectivamente, onde são utilizados os valores dos componentes do filtro indicados
em (2.1).
1
O programa MATLAB possui a sua própria linguagem de programação. Aos ficheiros que contêm instruções em
linguagem MATLAB é comum denominá-los de M-File.
14
ICPK v
= [rad s]
2πC2N
(2.11)
1
= 6.66(7) × 103 rad s
R1C1
(2.12)
C1 + C2
= 73.33 ( 3 ) × 103 rad s
R1C1C2
(2.13)
Ko =
ωzf =
ωpf =
Figura 2.9 – Diagrama de Bode da FT em malha aberta do CPLL, referente à 1ª configuração.
Figura 2.10 – Root-locus do CPLL, referente à 1ª configuração.
15
Segundo a mesma análise da FT em malha aberta para as restantes configurações do AFE,
obtém-se as MFs indicadas na Tabela 2.4, onde se observa que têm todas valores muito
semelhantes, apesar de utilizarem factores multiplicativos e ganhos do VCO muito díspares. Facto
que se justifica pelos diferentes valores de corrente do CP definidos para cada configuração.
Tabela 2.4 – Margens de Fase do CPLL para as várias configurações do AFE.
Hpixs*
Vpixs
640*480
800*600
1024*768
1280*1024
1600*1200
Freq.
Imagem [Hz]
60
72
75
56
60
72
75
60
70
75
60
75
85
60
65
70
75
Ganho
do VCO
00
00
00
00
01
01
01
01
10
10
10
10
11
11
11
11
11
N
799
836
840
1143
1055
1040
1055
1343
1327
1313
1688
1688
1729
2160
2153
2160
2159
Corrente
do CP
001
001
001
010
001
001
001
010
000
000
000
000
000
000
000
000
000
MFs
55,1
54,7
54,7
54,5
56,1
56,1
56,1
56,2
56,4
56,3
56,2
56,2
55,6
56,4
56,4
56,4
56,4
2.2.3. Função de Transferência em Malha Fechada
Da teoria de sistemas realimentados, a FT em malha fechada do CPLL é obtida a partir do
modelo linear da Figura 2.8, como indicado em (2.14).
Φ o (s )
Φ i (s )
=
G (s )
1 + G (s )H (s )
=
K pK v Z f ( s )
s + K pK v K n Z f ( s )
(2.14)
Realizando as mesmas substituições feitas em (2.10) obtém-se a função de transferência em
malha fechada de terceira ordem do CPLL indicada em (2.15). Esta tem a mesma forma que a obtida
para um PLL de terceira ordem convencional [2], resultado da consideração de valores médios
aquando do cálculo da função de transferência do PD (2.4).
A partir do script apresentado no Anexo A, obtém-se o mapa de pólos e zeros da FT (2.15)
representado na Figura 2.11. Este mapa é um caso particular do Root-locus da Figura 2.10 para o
ganho de malha do CPLL indicado em (2.16), obtido a partir dos valores dos parâmetros de malha da
primeira configuração da Tabela 2.3.
Φo ( s )
Φi ( s )
=
ICPK v
2πC2
s + ωzf
I K
I K ω
s3 + ωpf s2 + CP v s + CP v zf
2πC2N
2πC2N
16
(2.15)
Ko =
ICPK v
= 176.7 × 109 rad s
2πC2N
(2.16)
Já foi referido anteriormente que a introdução do condensador C2 no filtro de malha leva à
introdução de um pólo na malha a mais altas frequências, e que este não interfere significativamente
no regime transitório do CPLL. Através do mapa de pólos e zeros, esta afirmação pode ser
comprovada, dado que o módulo do pólo a mais altas frequências (55.8×103 rad/s), introduzido por
C2, é cerca de seis vezes maior que o módulo da parte real dos pólos complexos conjugados
(8.76×103 rad/s). Desta forma, o sistema pode ser aproximado a um sistema de segunda ordem,
sendo o seu regime transitório principalmente caracterizado pelos pólos complexos conjugados.
Neste contexto, o pólo a altas frequências é denominado por pólo não dominante e os pólos
complexos conjugados por pólos dominantes 2 .
Figura 2.11 – Mapa de pólos e zeros em malha fechada do CPLL, referente à 1ª configuração.
O denominador da FT em malha fechada de um sistema de segunda ordem tem tipicamente a
forma indicada em (2.17), onde ζ representa o factor de amortecimento e ωn a sua frequência natural.
O valor destes parâmetros define o comportamento dinâmico de um sistema de segunda ordem. Para
o caso do CPLL em estudo, e considerando a aproximação do sistema de segunda ordem, através da
informação indicada no mapa da Figura 2.11 sobre os pólos complexos conjugados, obtém-se o valor
dos parâmetros indicados em (2.18).
s 2 + 2 ζωn s + ωn2
(2.17)
ζ = 0.761 e ωn = 11.5 × 10 3 rad s
(2.18)
2
Segundo os autores de [11] e [12], é possível desprezar o pólo não dominante quando o módulo deste é pelo
menos cinco vezes maior que o módulo da parte real dos pólos dominantes.
17
Como referido, estes parâmetros permitem calcular aproximadamente as principais
características da resposta transitória do CPLL. Uma delas é a sobrelevação, S, que é a relação
percentual entre o valor final e o máximo da resposta do sistema a um desvio instantâneo na fase do
sinal de entrada. Este valor está calculado em (2.19), conforme descrito em [12]. De notar que o valor
de sobrelevação calculado pelo programa MATLAB é idêntico ao calculado através de (2.19).
S [% ] = 100 × e
⎛ ζπ
−⎜
⎜ 1− ζ 2
⎝
⎞
⎟
⎟
⎠
≅ 2.51%
(2.19)
A largura de banda (LB) é também um parâmetro importante no comportamento e
caracterização de um sistema realimentado como o CPLL. Esta é definida como a frequência para a
qual o ganho em malha fechada do sistema decai 3dB em relação ao ganho de baixas frequências.
Através da amplitude da resposta em frequência do CPLL em malha fechada representada na
Figura 2.12 (obtida através do script localizado no Anexo A), observa-se que a sua largura de banda
vale cerca de 4kHz, que é cerca de 1/8 da frequência do sinal de entrada HSYNC considerado.
Assim, justifica-se a validade da análise realizada no domínio contínuo, para esta configuração, dado
que este resultado está perto da condição de a largura de banda do CPLL ser menor ou igual que
1/10 da frequência do sinal de entrada. Na Tabela 2.5 encontram-se as LBs das restantes
configurações do AFE e as respectivas relações entre a frequência do sinal de sincronismo horizontal
e a LB, que validam as MFs indicadas na Tabela 2.4.
Figura 2.12 – Amplitude da resposta em frequência do CPLL, referente à 1ª configuração.
De [13, Cap. 2] a LB de um sistema genérico de segunda ordem é dado por (2.20).
Substituindo os parâmetros indicados em (2.18) em (2.20), obtém-se o valor teórico de 4kHz para a
LB do CPLL, que é exactamente o valor obtido por simulação (Figura 2.12), confirmando que a
aproximação do CPLL de terceira ordem a um sistema de segunda ordem é válida.
18
LB 2ªordem =
ωn ⎛
2
⎜ 1 + 2ζ +
2π ⎝
(1 + 2ζ )
2
+ 1 ⎟⎞
⎠
1
2
⎡⎣ s −1 ⎤⎦
(2.20)
O ganho estático de 58.1dB observado na Figura 2.12, resulta de na FT em malha fechada do
CPLL, obtida em (2.15), substituir s=jω=0, como indicado em (2.21). O que faz todo o sentido, pois
quando o CPLL está em sincronismo, multiplica a frequência de um sinal presente na sua entrada por
N, se as variações de frequência forem lentas comparadas com a largura de banda do CPLL.
⎛ Φ (0) ⎞
20log ⎜ o
= 20log (N) = 20log ( 799 ) ≅ 58.05dB
⎜ Φ ( 0 ) ⎟⎟
⎝ i
⎠
(2.21)
Tabela 2.5 – Largura de Banda do CPLL para as várias configurações do AFE.
Hpixs*
Vpixs
640*480
800*600
1024*768
1280*1024
1600*1200
Freq.
Imagem [Hz]
60
72
75
56
60
72
75
60
70
75
60
75
85
60
65
70
75
Freq.
Linha [kHz]
31,5
37,7
37,5
31,5
37,9
48,1
46,9
48,4
56,5
60
64
80
91,1
75
81,3
87,5
93,8
19
Freq.
Pixel [MHz]
25,175
31,5
31,5
36
40
50
49,5
65
75
78,75
108
135
157,5
162
175,5
189
202,5
LB
(kHz)
4
3,8
3,8
3,8
4,7
4,8
4,7
4,9
6,2
6,2
4,9
4,9
7,4
6,0
6,0
6,0
6,0
Freq.
HSYNC / LB
8
9.8
9.8
8.4
8
10.1
9.9
9.8
9.2
9.6
13
16.2
12.4
12.5
13.5
14.6
15.6
3.
Capítulo 3Equation Chapter (Next) Section 1
3. Modelação do Sistema e suas Não Idealidades
O CPLL é um dispositivo de sinais de modo misto (sinais digitais e analógicos), não existindo
uma teoria geral de fácil aplicabilidade que descreva a dinâmica da sua resposta não linear quando
não está em sincronismo. O modelo de análise contínuo utilizado no capítulo anterior não considera
as não linearidades aliadas à natureza discreta do PFD, e as descontinuidades dos sinais digitais.
Estas descontinuidades podem ser consideradas por modelos lineares discretos, que assumem que
os pulsos de saída do PFD são impulsos discretos, sendo esta aproximação inadmissível quando o
CPLL está longe da zona de sincronismo. Assim, estes modelos lineares são somente válidos perto
da zona de sincronismo e não conseguem representar correctamente o comportamento transitório do
CPLL, sendo úteis apenas para análise e projecto do seu comportamento estático.
Dada a dificuldade de encontrar modelos teóricos que descrevam o regime transitório e as não
idealidades do CPLL, recorre-se à modelação comportamental do sistema, que consiste em modelar
a funcionalidade, incluindo as principais não idealidades, de cada um dos blocos constituintes do
sistema. As principais vantagens na simulação de modelos comportamentais em relação à simulação
de modelos ao nível do circuito eléctrico são o menor tempo de simulação e a possibilidade de
visualização individualizada do efeito de cada uma das não idealidades do CPLL. Desta forma, não
perdendo fiabilidade nos resultados obtidos, é possível simular e dimensionar o CPLL mais rápida e
facilmente, ignorando detalhes físicos irrelevantes dos dispositivos electrónicos, nesta fase do
projecto.
Um modelo que permite simular o comportamento do CPLL com relativa precisão, pode ser
3
obtido através do Simulink . Este modelo é mais complexo que os modelos lineares referidos, pois
considera os principais comportamentos não lineares do CPLL, como o estado de não sincronismo,
as limitações físicas dos valores de tensão nos principais nós do CPLL, ou a saturação 4 do VCO, sem
efectuar nenhuma aproximação de ordem comportamental.
Nas secções seguintes descrevem-se as características modeladas de cada bloco do CPLL e
apresentam-se os seus modelos implementados no Simulink. No final, é apresentado o modelo do
CPLL, constituído pela interligação de todos os seus blocos e são realizadas simulações de modo a
observar o funcionamento e impacto das não idealidades no sistema. Os valores dos parâmetros dos
vários blocos estão indicados no script M-File presente no Anexo B.
3
O Simulink é um pacote de software que permite modelar, simular, e analisar sistemas dinâmicos. Suporta
sistemas lineares e não lineares, modelados em tempo contínuo, discreto, ou de modo misto. Este pacote é
desenvolvido pela MathWorks e funciona com o MATLAB.
4
A característica do VCO é linear apenas num determinado intervalo de valores de frequência de saída. Quando
o VCO está a operar fora na zona linear, é dito que este está na zona de saturação.
21
3.1. Modelação dos Blocos Básicos
Nas subsecções seguintes são modelados os cincos blocos do CPLL, bem como as suas não
idealidades. É dada especial atenção à modelação das correntes de fuga e mismatch entre os
dispositivos.
3.1.1. Detector de Fase e Frequência
O modelo comportamental do PFD implementado está representado na Figura 3.1. Este é
bastante semelhante ao seu esquema eléctrico representado na Figura 2.2. A porta lógica AND é
trocada por uma NAND devido ao reset dos flip-flops (FFs) existentes nas bibliotecas do Simulink ser
activo no nível lógico Low. O bloco básico Transport Delay modela o atraso entre a geração do sinal
de reset e a sua actuação nos FFs, de forma a garantir uma largura mínima dos pulsos à saída do
PFD, para eliminar o efeito de Zona Morta da sua característica. Neste caso é modelado com um
atraso de tmin=0.5ns, conforme indicado no script presente no Anexo B. Os blocos switch nas saídas
do PFD são actuados pelo sinal de controlo reset, activo a High, que tem a funcionalidade de manter
as saídas do PFD no nível lógico Low independentemente das suas entradas. Assim, consegue-se
simular a ausência do sinal de sincronismo HSYNC durante o seu back-tracing vertical, activando o
sinal de reset do PFD que fará com que, em condições ideais, o CPLL seja capaz de manter a
frequência do sinal de relógio na sua saída.
0
Constant2
1
Constant
1
R
D
1
Q
Switch
CLK
!CLR
U
!Q
D Flip-Flop
Terminator
NAND
Transport
Delay
1
Constant1
2
V
D
Logical
Operator
2
Q
Switch1
CLK
!CLR
!Q
D Flip-Flop1
D
3 reset
Terminator1
Figura 3.1 – Modelo comportamental do PFD.
Na Figura 3.2 estão indicados os sinais de saída do modelo PFD da Figura 3.1, quando o CPLL
está em sincronismo. Observa-se nesta situação que os sinais de saída do PFD são idênticos e que
são gerados pulsos de largura mínima, à frequência do sinal de referência de 31.5 kHz.
Sendo o PFD de natureza puramente digital, o seu modelo comportamental é muito idêntico ao
ideal, pelo que, para os objectivos deste trabalho não existem não idealidades relevantes a
considerar neste bloco.
22
Figura 3.2 – Saídas do modelo Simulink do PFD quando o CPLL está em sincronismo.
3.1.2. Filtro de Malha
Como já foi referido, o contínuo desenvolvimento de processos de fabricação CMOS
(Complementary Metal Oxide Semiconductor, da literatura anglo-saxónica) mais rápidos leva a que o
comprimento do canal dos transístores fique mais pequeno e que a espessura do dieléctrico da porta
diminua. Devido a esta diminuição, nos processos de fabricação actuais, os valores das correntes de
fuga por efeito de túnel e das correntes parasitas dos transístores, são comparáveis em determinadas
condições de funcionamento aos valores das correntes de operação do CPLL.
No CPLL em questão, o filtro de malha é externo, verificando-se as correntes de fuga pelos
díodos de protecção conforme indicado na Figura 1.2. Mas existem PLLs com a mesma topologia que
utilizam o filtro de malha integrado, onde os valores dos condensadores são muito menores para
possibilitar a sua integração, sendo estes implementados recorrendo às várias camadas de metal, à
camada de poly 5 , e ao canal de um transístor da tecnologia CMOS em questão, para que a sua área
de implantação seja aceitável 6 . Com a utilização da camada de poly e de um canal consegue-se uma
significativa redução da área de implantação dos condensadores, mas as suas correntes de fuga
aumentam consideravelmente, atingindo valores máximos de cerca de 1% da corrente do CP [1].
Assim, quer o CPLL utilize um filtro externo ou integrado, a sua funcionalidade é afectada por
correntes de fuga no nó de controlo da frequência do VCO. Este facto provoca um deslocamento
constante na fase do sinal de realimentação, o que faz com que em estado de sincronismo, o sinal de
controlo do VCO sofra um aumento significativo de ripple, dado que o CP está constantemente a
fornecer pulsos de corrente para compensar as correntes de fuga.
5
Da literatura anglo-saxónica, é a abreviatura de polysilicon que constitui uma camada do processo de fabrico de
circuitos integrados CMOS.
6
Mesmo com este tipo de implementação, a área de implantação dos condensadores do filtro de malha é
normalmente cerca de 75% da área total de implantação de um CPLL [1].
23
Na Figura 3.3 estão representados os sinais de entrada, clkin e feedback, os sinais de saída,
up e dwn, do PFD e o sinal de controlo do VCO, Vloop, num CPLL em sincronismo que é afectado
por correntes de fuga no filtro de malha. É visível o erro de fase constante entre os dois sinais de
entrada do PFD, e as variações que este provoca no sinal de controlo do VCO, onde o aumento da
sua amplitude é devido ao aumento de carga no filtro causado pelo pulso de corrente do CP, e a
diminuição da amplitude é devida ao escoamento de carga durante o restante tempo do ciclo do sinal
de entrada causada pela existência das correntes de fuga no filtro, quando o CP não fornece
corrente. De notar que o PFD consegue compensar os efeitos das correntes de fuga, mantendo o
valor médio do sinal de controlo do VCO, e consequentemente o valor médio da frequência do sinal
de saída no valor pretendido, mas com um aumento considerável de jitter que se pretende diminuir ou
eliminar.
Figura 3.3 – Impacto das correntes de fuga no regime estático do CPLL (extraído de [1]).
As correntes de fuga no filtro de malha são, em primeira aproximação, proporcionais ao
tamanho dos transístores/condensadores com fuga e à queda de tensão entre os seus terminais,
podendo ser modeladas por uma fonte de corrente controlada por tensão. De forma a simplificar a
modelação desta não idealidade e dado que se está interessado no funcionamento do CPLL em
sincronismo, onde o valor da tensão de controlo do VCO é praticamente constante, as correntes de
fuga podem ser modeladas por fontes de corrente ideais.
Na Figura 3.4 estão representados vários modelos eléctricos do filtro de malha segundo a
aproximação referida. Nas Figuras 3.4 (a) e (b) estão representados os filtros de malha externos,
onde o valor das fontes de corrente pode ser negativo ou positivo, e representa a diferença entre as
correntes de fuga dos díodos de protecção representados na Figura 1.2. Nas Figuras 3.4 (c) e (d)
estão representados os modelos para os filtros de malha integrados, onde existem duas fontes de
corrente para modelar as correntes de fuga de cada condensador. Neste último caso, o valor das
fontes de corrente é sempre positivo, pois as correntes de fuga através dos condensadores fluem do
terminal com maior potencial para o de menor.
Em qualquer dos quatro casos da Figura 3.4 as correntes de fuga são vistas como um meio de
escoamento ou de injecção de cargas no filtro de malha, e portanto quando o CPLL está em
sincronismo, podem ser modeladas por uma única fonte de corrente ideal em que o sentido da
corrente pode ser um qualquer. Assim, o modelo do filtro da Figura 3.4 (a) pode ser utilizado para
modelar qualquer um dos quatro filtros, concluindo que o novo sistema de recuperação de vídeo em
projecto deverá solucionar o impacto das correntes de fuga em CPLLs com filtro de malha passivo
externo ou integrado.
24
Sendo a medição do valor das correntes de fuga difícil, utiliza-se como referência 1% da
corrente máxima do CP [1]. Desta forma, é originada a especificação do valor máximo de correntes
de fuga que o novo sistema em projecto tem de compensar. Este está indicado em (3.1).
MAX
I leak ≅ 2,5μA
iD
(3.1)
R1
C1
R1
Ileak
C2
V1
Ileak
iD
(a) Filtro externo a GND.
v LP
(b) Filtro externo a VDD.
iD
AVDD
v LP
R1
C2
0,9 × Ileak
C2
C1
I2
I1
AVDD AVDD
AVDD
v LP
R1
0,1× Ileak
C1
0,9 × Ileak
AVDD AVDD
C2
C1
iD
(c) Filtro integrado a GND.
0,1× Ileak
v LP
(d) Filtro integrado a VDD.
Figura 3.4 – Modelos eléctricos dos filtros de malha, externo e integrado, com correntes de fuga.
O modelo Simulink implementado, obtido a partir do modelo eléctrico do filtro passivo da Figura
3.4 (a) está representado na Figura 3.5. O modelo dos condensadores do filtro é obtido através da
equação (3.2), em que a variável de entrada é a corrente através do condensador, iCi, e a de saída a
diferença de potencial aos seus terminais, vCi. Assim, o modelo dos condensadores é composto pela
série de um bloco de ganho 1/Ci com um bloco integrador, identificados facilmente na Figura 3.5,
onde as saídas dos condensadores C2 e C1 estão identificadas pelo sinal Vlp e V1, respectivamente. A
saída dos blocos integradores está limitada à tensão de alimentação do CPLL que é de 1,2V, para a
tecnologia em questão, modelando a limitação física de que qualquer nó do CPLL não pode tomar
valores de tensão superiores aos de alimentação.
v Ci ( t ) =
t
1
iC ( τ )dτ
Ci ∫0 i
TL
⎯⎯→
Vci ( s ) =
1
Ic
s Ci i
(3.2)
Nos blocos somadores 2 e 3 é obtida a corrente que atravessa o condensador C2, sendo
calculada subtraindo da corrente de entrada do filtro, iD, a corrente de fuga do filtro,
leakage_loop_filter, e a corrente que percorre o ramo de R1 e C1, que é obtida conforme (3.3). No
bloco somador 1 é obtida a corrente que atravessa o condensador C1 (3.3) para posteriormente
através do modelo do condensador C2 obter a tensão V1. As equações que regem este modelo estão
25
indicadas em (3.4) e (3.5)
Vlp − V1
I1 =
R1
=
Vlp
R1
−
V1
[A ]
R1
(3.3)
1
Vlp
2
3
1
1/smallcap
I2
Id
1
s
dvlp/dt
1/resistor
Integrator
Gain
Gain4
leakage_loop_filter
Constant
1
1/bigcap
I1
dv1/dt
1
s
V1
1/resistor
Integrator1
Gain5
Gain6
Figura 3.5 – Modelo comportamental do filtro de malha passivo.
Vlp =
1
sC2
⎡
⎛ Vlp V1 ⎞ ⎤
−
⎢Id − Ileak − ⎜
⎟⎥ [ V ]
⎝ R1 R1 ⎠ ⎦⎥
⎣⎢
V1 =
1 ⎛ Vlp V1 ⎞
−
⎜
⎟
sC1 ⎝ R 1 R 1 ⎠
[V ]
(3.4)
(3.5)
3.1.3. Charge-Pump
O modelo comportamental do CP está representado na Figura 3.6. Os blocos de ganho
modelam a fonte e o poço de corrente. Quando as respectivas entradas, up e dw, estão no nível
lógico Low as suas contribuições para a corrente de saída do CP são nulas. Quando as referidas
entradas estão no nível lógico High, o bloco de ganho superior adiciona o seu valor à saída do
modelo, modelando a fonte de corrente, e o bloco de ganho inferior subtrai o seu valor à saída,
modelando o poço de corrente. O valor dos dois blocos de ganho é diferente para modelar o
mismatch do CP. O valor assumido para o mismatch entre a fonte e o poço de corrente é de 2% em
relação ao valor de corrente nominal do CP, ICP.
De forma a considerar outra não idealidade do CP, é adicionado ao modelo o bloco Constant,
que modela as correntes de fuga do CP, que são consideradas de valor constante. Na prática estas
correntes de fuga são dependentes dos valores de tensão nos nós internos do esquema eléctrico do
CP, mas como a ordem de grandeza das correstes de fuga do CP é muito menor que a das correntes
de fuga no filtro de malha, estas podem ser consideradas constantes. O valor total considerado para
as correntes de fuga do CP é de 0,01% do valor nominal das suas fontes de corrente.
É possível modelar outro tipo de não idealidades do CP, como o tempo de subida e descida
26
dos pulsos de saída, o facto de os valores da fonte e do poço de corrente serem dependentes de
valores de tensão, ou o efeito de feed-through, que consiste na existência de componentes de alta
frequência dos sinais de entrada na saída do CP. Mas o aumento da complexidade e o consequente
aumento do tempo de simulação do modelo considerando todas estas não idealidades, não se
justifica dado que o que se pretende observar a este nível de simulação é o efeito das correntes de
fuga do filtro passivo no funcionamento do CPLL.
1
Icp*(1+mismatch*0.005)
up
Gain
leakage
1
iout
Constant
2
Icp*(1-mismatch*0.005)
dw
Gain1
Figura 3.6 – Modelo comportamental do CP.
3.1.4. Oscilador Controlado por Tensão
Um VCO ideal tem uma relação linear entre a sua tensão de entrada e frequência de saída,
com um espectro de saída puro. No modelo comportamental do VCO implementado, representado na
Figura 3.7 é modelada, na zona linear, a característica (3.6) onde vcntl é a tensão de controlo, f0 é a
frequência de oscilação livre, fout é a frequência do sinal de saída, Kv o ganho do VCO e VCM é o valor
de tensão na entrada do VCO que corresponde à frequência de oscilação livre na sua saída, que
neste caso é de 0,6V. Para modelar o limitado intervalo de operação linear do VCO é adicionado o
bloco de saturação, que limita o valor da frequência de saída do VCO a ±50% da sua frequência de
oscilação livre.
fout = f0 + Kv ( vcntl − VCM ) [Hz]
2
2*pi*Kvdd
(3.6)
1/(2*pi)
vdd
Gain
Gain3
1
s
1
Integrator
2*pi*Kv
vcntl
2*pi*f0
Gain1
V0
1
fout
Sat
2
phase
Constant
Constant1
Figura 3.7 – Modelo comportamental do VCO.
Para além da entrada de controlo vcntl, o modelo do VCO tem outra entrada em tensão, VDD,
27
que representa a tensão de alimentação, e permite modelar os desvios da frequência do sinal de
saída devidos ao seu valor através do ganho Kvdd.
Conforme referido em (2.2), a saída em fase do VCO (phase) é o integral da sua frequência de
saída. No modelo do VCO implementado, é a saída com o valor da fase que é utilizada para a
realimentação do CPLL, por razões de facilidade de implementação do divisor de frequência como se
verá na subsecção seguinte.
O VCO também tem correntes de fuga, havendo técnicas conhecidas na literatura que mitigam
o seu efeito [1], pelo que não são contabilizadas no modelo da Figura 3.7.
3.1.5. Divisor de Frequência
O modelo comportamental do divisor de frequência implementado, está representado na Figura
3.8. Este é na verdade um divisor e conversor de fase em frequência, que recebe na sua entrada,
phase_in, o valor da fase do sinal de saída do VCO e gera um sinal com uma frequência de valor 1/N
vezes o valor da frequência do sinal de saída do CPLL, que é utilizado pelo PFD como sinal de
realimentação.
O princípio de funcionamento do modelo, consiste em gerar um pulso na sua saída com a
duração de um time-step do algoritmo de resolução utilizado pelo Simulink, por cada variação da fase
na sua entrada de 2πN [rad]. Sendo a duração de um time-step variável e muito menor que a de um
ciclo do sinal de entrada do CPLL, o sinal de realimentação do modelo tem um duty-cycle variável e
extremamente pequeno, o que é irrelevante, pois o PFD só é sensível aos flancos ascendentes dos
sinais na sua entrada.
1
phase_in
1
Relay
fref_out
Memory
2*pi*N
Constant
Switch
Figura 3.8 – Modelo comportamental do divisor de frequência.
O elemento de memória do modelo, que no princípio da simulação tem o valor zero acumulado,
permanece assim até que o Switch seleccione a sua entrada superior, que faz com que o elemento
de memória acumule o actual valor de fase presente na entrada do modelo. O bloco somador é o
responsável por detectar as variações de 2πN [rad] do sinal de entrada, sendo a sua saída negativa
para variações menores que o referido valor e positiva no caso contrário. O bloco Relay gera na sua
saída um sinal digital, que toma o valor lógico Low quando a sua entrada é negativa e High quando a
28
sua entrada é nula ou positiva. Desta forma, quando a saída do bloco Relay atinge o estado lógico
High faz com que o bloco de memória guarde o último valor do sinal de entrada do modelo que gerou
o último flanco ascendente na sua saída do divisor, actuando através do Switch, resultando à saída
do modelo da Figura 3.8, um pulso por cada variação de 2πN [rad] do sinal de entrada.
Com o objectivo de ilustrar o funcionamento dos modelos do VCO e do Divisor de Frequência,
aplicou-se um sinal de controlo na entrada do VCO de modo a que este apresentasse à sua saída a
frequência do sinal de pixel da primeira configuração, sendo a saída em fase do VCO ligada à
entrada do Divisor de Frequência. O resultado da simulação da série dos dois modelos está
representada na Figura 3.9, onde se observa o valor da frequência de saída do VCO,
fout=25.1685MHz, e o sinal gerado à saída do Divisor de Frequência, que consiste em curtos pulsos
separados no tempo de 31.746µs, resultando numa frequência de 31.5kHz que é 1/N vezes menor
que a frequência de saída do VCO, quando se configura o factor multiplicativo do CPLL para o valor
de N=799 no Divisor de Frequência como indicado na Tabela 1.1, para a primeira configuração do
AFE.
Figura 3.9 – Simulação dos modelos Simulink do Down-Scaler e do VCO.
3.2. Visualização dos Efeitos das Não Idealidades
O modelo comportamental Simulink do CPLL está representado na Figura 3.10. Este é
constituído pelos modelos comportamentais dos blocos básicos descritos na secção anterior, que
neste contexto são denominados de subsistemas e cujas interligações reflectem a topologia do CPLL
apresentada na Figura 2.1. Existem algumas diferenças entre o modelo e a topologia do CPLL,
devido à forma como é implementado o modelo do Down-Scaler e à necessidade de desligar o PFD
para simular a ausência do sinal de sincronismo horizontal, HSYNC. Assim, o sinal de realimentação
é em fase e não em frequência, e a entrada digital coast do modelo permite manter a frequência de
29
saída do CPLL, quando activa no nível lógico High.
Os valores dos parâmetros do modelo do CPLL utilizados para a sua simulação estão
indicados no script localizado no Anexo B, com o qual é possível simular todas as configurações do
AFE. No entanto, na discussão que se segue é apenas referida a primeira configuração indicada na
Tabela 1.1.
Com este modelo é possível eliminar todas ou algumas das não idealidades do sistema
implementadas, possibilitando a observação do impacto das várias não idealidades isoladamente,
que são geralmente sinónimo de um aumento de jitter no sinal de saída do CPLL.
1
R
fref
V
2
U
up
iout
reset
coast
up
PDF
D
dw
id
Id
Vlp
vlp
v cntl
f out
1
fout
dw
CP
v dd
Loop-filter
Vlim
phase
VCO
vdd
f ref _out
phase_in
Down-scaler
Figura 3.10 – Modelo comportamental do CPLL.
A resposta temporal representada na Figura 3.11, é obtida eliminando todas as não idealidades
do CPLL e aplicando à sua entrada um sinal digital cuja frequência no instante inicial é de 21.5kHz
que, depois de atingido o sincronismo, é alterada instantaneamente para 31.5kHz, a frequência de
sincronismo horizontal da primeira configuração do AFE, gerando uma alteração na frequência do
sinal de saída de cerca de 8MHz. Na Figura 3.11 é ainda possível observar o sinal de controlo do
VCO, que segue o mesmo andamento da frequência do sinal de saída.
Após a mudança instantânea da frequência do sinal de referência, o CPLL fica dessincronizado
e entra em regime dinâmico, tendo uma resposta típica de um sistema de segunda ordem como se
tinha previsto através do Mapa de pólos e zeros do CPLL da Figura 2.11. Durante o regime dinâmico,
quando o CPLL recupera do erro de fase e frequência existente, observa-se que as curvas
representadas na Figura 3.11 são formadas por vários níveis discretos na amplitude, denotando a
natureza discreta do CPLL. No regime estático, devido à inexistência de não idealidades, os sinais de
referência e de realimentação têm exactamente a mesma fase e frequência, não existindo qualquer
actuação do CP na carga do filtro de malha, mantendo inalterável a frequência de saída do CPLL,
como se observa.
Na Figura 3.12 encontra-se o andamento da frequência do sinal de saída do CPLL no estado
de sincronismo, com e sem correntes de fuga no filtro de malha. Nesta simulação não foram
consideradas quaisquer outras não idealidades, com o objectivo de visualizar o impacto que as
correntes de fuga no filtro de malha têm no funcionamento do CPLL. Devido ao erro de fase
constante, de ciclo para ciclo, entre o sinal de referência e o de realimentação, observa-se que o
andamento da frequência do sinal de saída é semelhante ao andamento da tensão de controlo do
VCO apresentado na Figura 3.3, devido às mesmas razões. Com o valor máximo das correntes de
fuga consideradas no filtro (cerca de 1% da corrente máxima do CP, ou seja, 2,5µA), obtém-se um
30
valor de cerca de 201ps de jitter RMS, e 1401ps de jitter pico-a-pico no sinal de saída do CPLL, como
indicado na Figura 3.12.
Figura 3.11 – Resposta do modelo comportamental do CPLL ideal a um escalão na entrada.
Figura 3.12 – Jitter do CPLL com e sem correntes de fuga no filtro de malha.
O valor exacto do jitter considerando as não idealidades não é relevante, dado que este valor
depende do valor exacto das correntes de fuga, que por sua vez dependem da tecnologia de
implementação, mas sim a sua ordem de grandeza que é consideravelmente maior que a do jitter
causado somente pela existência de mismatch e de correntes de fuga no CP, como se pode observar
na Figura 3.13, onde o jitter RMS assume o valor de cerca de 1.57ps, e o jitter pico-a-pico de 4.45ps.
31
Figura 3.13 – Jitter do CPLL com e sem mismatch e correntes de fuga no CP.
Dado o significativo impacto que as correntes de fuga têm no funcionamento do sistema, face
às restantes não idealidades, é prevalente encontrar uma solução que no mínimo atenue o seu efeito
para valores comparáveis ao efeito das restantes não idealidades do sistema.
A medida do jitter RMS é obtido conforme indicado em (3.7), onde freal e fideal representam a
frequência do sinal de saída do CPLL com e sem não idealidades, respectivamente. O jitter pico-apico é obtido como indicado em (3.8), onde fmax e fmin representam a frequência máxima e mínima,
respectivamente, do sinal de saída do CPLL considerando as não idealidades.
jitterRMS =
1
fRMS
−
1
fideal
[s] onde fRMS =
jitterpico − a −pico =
1
fmax
−
1
fmin
( freal )
2
(3.7)
(3.8)
Na Figura 3.14 encontra-se o andamento da frequência do sinal de saída do CPLL quando se
desactiva o PFD durante 400µs para simular o tempo de back-tracing vertical do sinal de referência
HSYNC. No modelo desta simulação são consideradas as correntes de fuga no filtro de malha e no
CP, assim como o mismatch do CP.
Na simulação é aplicado um sinal de entrada no CPLL com uma frequência de 31,5kHz de
modo a obter uma frequência do sinal de saída de 25,1685MHz. Quando o CPLL atinge o
sincronismo é desligado o PFD com o objectivo de manter a frequência de saída inalterada, mas
devido às correntes de fuga na malha, a frequência de saída diminui bastante, podendo mesmo o
CPLL perder o sincronismo. Quando se volta a ligar o PFD, o CPLL entra novamente em regime
dinâmico demorando algum tempo até atingir de novo o estado de sincronismo, o que é um problema
para além do jitter em regime estático, porque não é gerada a frequência correcta de amostragem
32
para os ADCs do AFE durante a conversão dos primeiros pixels de cada imagem.
No próximo capítulo é projectado um sistema baseado no CPLL apresentado, que atenua os
impactos negativos observados nas Figuras 3.12 e 3.14.
Figura 3.14 – Frequência de saída do CPLL quando se desliga o PFD.
33
4.
Capítulo 4Equation Chapter (Next) Section 1
4. Projecto e Modelação do Sistema de Compensação
Nos capítulos anteriores analisou-se e simulou-se um CPLL que não cumpre as suas
especificações devido às não idealidades existentes na sua malha de acção, sendo as correntes de
fuga no filtro passivo as principais causadoras do não cumprimento das especificações, pelo que é
necessário projectar um novo sistema imune a este tipo de não idealidades.
Quando é referido um novo sistema, este pode ser baseado na arquitectura do CPLL existente
ou numa arquitectura totalmente nova, como por exemplo, um PLL completamente digital (ADPLL –
All-Digital Phase-Locked Loop, da literatura anglo-saxónica). Sendo que a primeira hipótese é mais
vantajosa, pois permite aproveitar o layout existente do CPLL, reduzindo o tempo de projecto do novo
sistema de compensação.
Os autores de [14] a [16] apresentam soluções de PLLs que permitem solucionar o efeito das
não idealidades indicadas. Estas baseiam-se em arquitecturas quase completamente digitais, que
utilizam um CPLL idêntico ao analisado, mas com especificações menos agressivas que permitem
facilmente a sua implementação em circuito integrado. Contudo, para além da entrada do sinal de
referência, este tipo de PLLs requer uma entrada adicional de relógio para o seu funcionamento 7 , que
aliado ao facto de ser necessária uma implementação de raiz torna esta alternativa secundária.
As restantes soluções são analógicas e têm a vantagem de se basearem na arquitectura do
CPLL já implementada. Uma destas possibilidades é a utilização de um filtro de malha externo com
valores dos condensadores maiores, que faz com que a percentagem de carga perdida devido às
correntes de fuga seja menor. No entanto, esta possibilidade tem as desvantagens de só se aplicar a
filtros de malha externos, e de não eliminar os impactos negativos das não idealidades, apenas os
atenua, sendo a sua atenuação proporcional ao valor dos condensadores utilizados, podendo assim,
os condensadores atingirem valores exagerados.
Outra possibilidade é a implementação de uma malha de compensação que permita medir
indirectamente as correntes de fuga da malha de acção principal, e que consiga injectar nos nós
eléctricos com fuga o valor da carga escoada. Esta possibilidade, apesar de exigir um maior esforço
de análise e implementação da malha de compensação, é a mais eficaz, pois é aplicável a CPLLs
com filtros de malha externos ou integrados, e permite não só atenuar os efeitos das correntes de
fuga do filtro de malha como as do CP e do VCO. Por esta razão, opta-se pelo dimensionamento e
implementação de uma malha de compensação baseada na arquitectura do CPLL já existente.
7
O PLL apresentado por L.Xiu [16] requer como entrada um sinal de relógio com uma frequência fixa, para que a
partir dele o Flying-adder possa gerar sinais de várias frequências, o que obrigaria à introdução de um oscilador
de cristal fora do circuito integrado do AFE.
35
Na secção seguinte apresenta-se a arquitectura e o princípio de funcionamento da malha de
compensação, que numa secção posterior é dimensionada tendo em conta a estabilidade do CPLL
compensado (CCPLL – Compensated Charge-Pump Phase-Locked Loop, da literatura anglosaxónica). Nas últimas duas secções é modelado e simulado o CCPLL de forma a validar ao nível
comportamental o dimensionamento efectuado.
4.1. Arquitectura e Princípio de Funcionamento
Foi visto através da Figura 3.12 que o valor médio da frequência do sinal de saída do CPLL
quando está em sincronismo, considerando as não idealidades, é igual ao valor da frequência do
sinal de saída do VCO desejado. O que significa que o valor médio da carga injectada no filtro
passivo por acção do CP é igual ao valor médio da carga perdida devido ao efeito das correntes de
fuga da malha principal. A Figura 4.1 ilustra esta situação, onde se considera por simplicidade que as
correntes de fuga são constantes, que é uma aproximação bastante admissível quando o CPLL está
em sincronismo. No gráfico apresentado, Ileak representa as correntes de fuga do filtro, do CP e do
VCO, tp e Ti, representam a duração do pulso de saída do CP e de um ciclo do sinal de referência,
respectivamente, e Qcp e Qleak, representam a quantidade de carga transferida do CP para o filtro e a
perdida devido às correntes de fuga, respectivamente.
Current (A)
ICP
QCP
0
Ileak
tp
Ti
Qleak
Time (sec)
Figura 4.1 – Equilíbrio de cargas no filtro de malha do CPLL em sincronismo.
Como existe um equilíbrio de cargas quando o CPLL está em sincronismo, pode-se igualar as
áreas dos rectângulos representados na Figura 4.1, obtendo a equação (4.1). Substituindo (2.3) em
(4.1) obtém-se a equação (4.2), que para além de indicar que o erro de fase é proporcional às
correntes de fuga, como já havia sido referido, também permite concluir qual a constante de
proporcionalidade entre as duas grandezas, que é ICP/2π[A/rad], que é nem mais nem menos que o
ganho do detector de fase deduzido em (2.5).
Uma solução para a diminuição do jitter que surge naturalmente observando a equação (4.2), é
a de projectar um mecanismo que permita obter uma corrente cujo valor seja igual ao valor total das
correntes de fuga, a partir do erro de fase existente, e injectá-la no nó do filtro de malha passivo, para
repor a carga perdida. Este mecanismo consiste numa nova malha (malha de compensação) que é
constituída por um segundo CP, um condensador e um amplificador operacional de transcondutância
(OTA, Operational Transcondutance Amplifier, da literatura anglo-saxónica). O novo sistema global
resultante está representado na Figura 4.2, onde as siglas “CL” e “ML” em subscrito derivam da
36
literatura anglo-saxónica e têm o significado de Compensation-Loop e Main-Loop, respectivamente.
Ileak =
1
ICP tp ωi [ A ]
2π
(4.1)
ICP
θe [ A ]
2π
(4.2)
Ileak =
COMPENSATION LOOP
CPCL
PFDCL
R
U
V
D
UpCL
DownCL
Icomp
CP
v REP
S3
S4
OTA
GCL
CCL
Icomp
CP
VCM
CPML
HSYNC
Vfeed
PFDML
R
U
V
D
iC
ICP
Up
LOOP-FILTER
S1
S2
Down
VCO
v LP
CLKOUT
R1
ICP
C1
C2
DOWN-SCALER
1
N
Figura 4.2 – Topologia do CPLL com a malha de compensação de jitter.
O detector de fase e frequência representado na malha de compensação, PFDCL, na prática é o
mesmo da malha principal, PFDML, sendo na topologia da Figura 4.2 representado como um bloco
diferente por facilidade de análise. O detector de fase e frequência, em conjunto com o novo ChargePump, CPCL, medem o erro de fase existente, gerando na saída do CPCL um pulso de corrente por
cada ciclo do sinal de referência com uma duração proporcional às correntes de fuga, fazendo com
que o seu valor médio seja uma réplica do valor das correntes de fuga totais. À saída do CPCL está
um condensador de pequena capacidade, de forma a que seja possível a sua implementação em
circuito integrado apenas com camadas de metal, para que as suas correntes de fuga sejam
desprezáveis. Este condensador processa os pulsos de corrente gerados pelo CPCL resultando aos
seus terminais uma diferença de potencial cujo valor em regime estático, vrep, é proporcional ao valor
das correntes de fuga. O OTA transforma o valor de tensão na sua entrada em corrente (iC) e injectaa na entrada do filtro de malha, de modo a que a sua “soma” com as correntes de fuga seja
aproximadamente nula em regime estático.
A nova malha adicionada consegue produzir na sua saída um valor de corrente praticamente
igual ao das correntes de fuga, devido ao seu princípio de funcionamento de realimentação negativa.
37
Quando o valor das correntes de fuga aumenta, o erro de fase também aumenta, provocando um
aumento do valor da corrente de saída da malha de compensação, que compensa o aumento inicial
do valor das correntes de fuga, diminuindo o erro de fase até que este seja praticamente nulo. Desta
forma, não é necessário ter em conta a constante de proporcionalidade entre o erro de fase e o valor
das correntes de fuga, para gerar uma corrente com o mesmo valor das correntes de fuga.
As características e valores dos componentes da malha de compensação (CCL, GCL, etc.) são
dimensionados com o objectivo de optimizar o desempenho e estabilidade do CCPLL, tendo como
premissas que o valor da capacidade da malha de compensação, CCL, tem que ser relativamente
pequena para que as suas correntes de fuga sejam desprezáveis e para a sua fácil integração, e que
as correntes de fuga que o novo sistema deve compensar podem atingir valores extremos de ±2,5µA.
Tal como na malha principal, na malha de compensação também existem não idealidades,
entre elas as principais são, o mismatch do CPCP e a tensão de offset do amplificador. Como visto no
capítulo anterior, o efeito que o mismatch causa no jitter é insignificante quando comparado com o
efeito das correntes de fuga, pelo que esta não idealidade é tolerável. Em relação à tensão de offset
do amplificador, esta é compensada devido ao facto do amplificador se encontrar numa malha com
realimentação negativa, como se verá numa das simulações comportamentais apresentadas.
4.2. Dimensionamento
A introdução da malha de compensação na topologia do CPLL, altera a sua estabilidade. Assim
é necessário realizar o projecto do CCPLL recorrendo às mesmas técnicas utilizadas na realização da
análise do CPLL, mas agora numa perspectiva de projecto, com o objectivo de dimensionar os
parâmetros da malha de compensação.
Na subsecção seguinte é apresentado o modelo linear do CCPLL, assim como as funções de
transferência dos blocos constituintes da malha de compensação. De seguida, é feito o
dimensionamento do CCPLL no domínio contínuo através de técnicas de Root-locus e de Bode.
Posteriormente, na terceira subsecção, é analisado qual o impacto que a largura de banda limitada do
OTA, e dos pólos localizados em altas frequências na malha de compensação provocam na
estabilidade do CCPLL. Por último, confirma-se que o projecto no domínio contínuo é admissível
através da obtenção da largura de banda do CCPLL, para as várias configurações do AFE.
4.2.1. Modelo Linearizado de Pequenas Variações de Sinal
O modelo linear teórico do CCPLL válido apenas perto da zona de sincronismo está
representado na Figura 4.3. Este é formado pelo modelo linear do CPLL apresentado na Figura 2.8,
ao qual se adicionou a série de blocos correspondente ao funcionamento linear da malha de
compensação. De sublinhar tal como na análise realizada anteriormente do CPLL, que a análise
baseada no modelo contínuo da Figura 4.3 só é válida se a largura de banda do CCPLL for igual ou
inferior a 1/10 da frequência do sinal de referência.
O bloco PDCL representa o funcionamento linear conjunto do PFD e do CP da malha de
compensação. É definido, por simplicidade de análise, a relação (4.3) entre os valores de corrente
dos dois CPs, que permite obter a função de transferência do PDCL representada em (4.4), onde Kp foi
calculado em (2.5).
38
α=
K pcomp =
ICP
Icomp
CP
Kp
α
(4.3)
[ A rad]
(4.4)
G (s)
PDCL
K pcomp
OTA
CAPACITOR
comp
d
I
( s)
ZCCL ( s )
Vrep ( s )
K ota ( s )
Ic ( s )
PDML
Φi ( s ) +
∑
−
Φe ( s )
Id ( s )
Kp
+
+
∑
LOOP-FILTER
Zf ( s )
Vlp ( s )
VCO
Kv
s
Φo ( s )
Φf ( s )
H(s)
DOWN-SCALER
Kn
Figura 4.3 – Modelo de incremental do CCPLL.
A FT do condensador da malha de compensação, CCL, é obtida facilmente através de uma
análise linear do seu funcionamento e está representada em (4.5).
A FT do OTA está representada em (4.6). Esta, bastante simplificada, tem em conta somente o
valor da transcondutância do amplificador, que é assumido ser constante para todas as frequências,
facilitando o dimensionamento do OTA. Posteriormente será também considerada a sua largura de
banda assim como os pólos em altas frequências inerentes a este tipo de dispositivos.
As FTs dos restantes blocos do modelo são as mesmas apresentadas no capítulo 2, dado que
estes blocos são os constituintes do CPLL estudado.
ZCCL ( s ) =
1
[Ω ]
sCCL
Kota ( s) = GCL [S]
(4.5)
(4.6)
4.2.2. Função de Transferência Simplificada em Malha Aberta
Através do diagrama de blocos do modelo linear da Figura 4.3, que está na forma canónica de
um sistema realimentado, obtém-se a FT em malha aberta do CCPLL indicada em (4.7).
Substituindo as FTs do divisor de frequência (Kn), dos detectores de fase (2.5) e (4.4), do filtro
de malha (2.7), do condensador da malha de compensação (4.5) e do amplificador de
transcondutância (4.6) em (4.7), resulta a FT em malha aberta do CCPLL indicada em (4.8), onde ωpf
e ωzf representam as frequências do pólo e zero introduzidos pelo filtro de malha, que se mantêm
inalteradas (2.7), e ωzc a frequência de um novo zero introduzido pela malha de compensação, que
39
tem a expressão indicada em (4.9).
Comparando a FT em malha aberta do sistema compensado (4.8) com a do sistema não
compensado (2.10), observa-se que a expressão do ganho de malha é igual, e que a malha de
compensação insere mais um pólo na origem e um zero na malha de acção, sendo o CCPLL um
sistema de quarta ordem, e portanto condicionalmente estável.
K
G ( s ) H ( s ) = ⎡⎣K p + K pcomp Z CCL ( s ) K ota ( s ) ⎤⎦ Z f ( s ) v K n
s
G ( s)H( s) =
ICPK V ( s + ωzf )( s + ωzc )
2πC2N
s3 ( s + ωpf )
ω zc =
GCL
[rad s]
αCCL
(4.7)
(4.8)
(4.9)
Como abordagem inicial ao dimensionamento do CCPLL, observando o diagrama de Bode da
Figura 2.9, é notório que o zero à frequência -ωzf provoca um avanço na fase que permite obter a MF
desejada para o sistema CPLL. Com o aparecimento de mais um pólo na origem, a fase para baixas
frequências passa a ser de -270º, pelo que o novo zero à frequência -ωzc terá que ser dimensionado
de forma a estar localizado numa frequência que permita eliminar o atraso de fase causado pelo
terceiro pólo na origem, ou seja, o valor de ωzc terá que ser da mesma ordem de grandeza que
ωzf=6,66(7)krad/s. Assim, dado que o objectivo intermédio do dimensionamento é o de conseguir um
valor de ωzc relativamente baixo, e sendo esta frequência definida por (4.9), há que considerar o valor
mínimo possível para a transcondutância do OTA, GCL, e os valores máximos admissíveis para a
relação entre as correntes dos dois CPs, α, e para o condensador da malha de compensação, CCL.
Para a obtenção do valor mínimo da transcondutância do OTA, há que ter em atenção os
valores máximos da excursão do sinal de entrada e da corrente de saída do OTA. Dado que o sinal
de entrada do OTA é simultaneamente o sinal de saída do CP de compensação, a sua excursão está
limitada pela manutenção dos transístores das fontes de corrente do CP na zona de saturação, sendo
esta de ±100mV em torno de VCM. Em relação à corrente máxima de saída do OTA, esta é definida
pelos valores extremos das correntes de fuga, que são de ±2,5µA. De forma a ter uma margem de
segurança assume-se os valores extremos da corrente de saída do OTA de ±3µA, que considerando
os extremos do seu sinal de entrada, resulta no valor mínimo de transcondutância do OTA indicado
em (4.10).
O valor máximo admissível da relação entre as correntes dos CPs, está limitado pelo menor
valor de corrente no CP de compensação. Sendo o menor valor de corrente no CP da malha principal
de 50µA, conforme indicado na Tabela 2.2, considera-se o menor valor de corrente no CP da malha
de compensação de 0,5µA, no que resulta o valor máximo indicado em (4.11) para a relação entre os
valores de corrente dos dois CPs.
O valor máximo admissível para a capacidade da malha de compensação esta indicado em
(4.12). Este valor é obtido, implementando na tecnologia CMOS utilizada, um condensador com seis
níveis de metal dos oito disponíveis, ocupando uma área máxima de cerca de 20% do CPLL.
40
Gmin
CL =
Ic
Vrep
= 30μS
(4.10)
αmax = 100
(4.11)
C max
= 60p F
CL
(4.12)
Utilizando os valores de (4.10) a (4.12), a frequência do zero introduzido pela malha de
compensação tem o valor indicado em (4.13). Através do script M-File apresentado no Anexo C, e
utilizando os valores referidos, obtém-se os diagramas de Bode em fase e em amplitude das FTs em
malha aberta do CPLL e do CCPLL representados na Figura 4.4, onde é possível ver o atraso que o
novo pólo na origem provoca na fase a baixas frequências no CCPLL.
−ω zc = −5 × 10 3 rad s
(4.13)
Através da Figura 4.4 observa-se que a MF do CCPLL é de 38,6º, que é significativamente
menor que a MF do CPLL. Assim, dado que não é possível diminuir mais a frequência do zero
introduzido pela malha de compensação e que o pico de fase da FT do CCPLL é de -134º, é
necessário alterar os parâmetros do filtro de malha para obter uma MF semelhante à do CPLL.
Figura 4.4 – Diagrama de Bode da FT em malha aberta do CCPLL com MF insuficiente, referente à 1ª
configuração do AFE.
Com o objectivo de aumentar a MF do sistema compensado, são alterados os parâmetros do
filtro de malha. A ideia é a de afastar o pólo introduzido pelo filtro, ωpf, do zero ωzf, também
introduzido pelo filtro, para que a influência do zero ωzf no avanço de fase da FT seja maior. Para
41
isso, e com o auxílio das expressões de ωzf e ωpf indicadas em (4.14), que aqui se repetem por
simplicidade, são diminuídos os valores da resistência R1 e do condensador C2, e aumentado o valor
do condensador C1, para que a frequência de ωzf diminua e a de ωpf aumente.
O valor do ganho de malha também é alterado de forma a maximizar a MF do CCPLL, tendo
em conta a sua largura de banda, para que a análise da estabilidade no domínio contínuo continue
válida, sendo a forma mais fácil de o fazer, aumentando ou diminuindo o valor das fontes de corrente
do CP da malha principal.
Com estas alterações, no filtro de malha e no CP da malha principal, cujos novos valores estão
indicados em (4.15), obtém-se o novo diagrama de Bode do CCPLL representado na Figura 4.5, para
a primeira configuração do AFE, onde se observa que a MF do sistema compensado aumentou para
57,6º, sendo agora muito próxima da MF do CPLL que é de 55,1º, como indicado na Tabela 2.4.
É ainda visível, através das respostas em amplitude representadas na Figura 4.5, o aumento
do ganho de malha do CCPLL em relação ao do sistema não compensado, que traz a vantagem de
causar um aumento da MF, mas também poderá ter efeitos negativos como o aumento da largura de
banda do CCPLL, cujo assunto será abordado numa das subsecções seguintes.
ωzf =
C + C2
1
, ωpf = 1
R1C1
R1C1C2
(4.14)
→ C1 = 0,5μF
C1 = 0,1μF ⎯⎯
→ R1 = 1kΩ
R1 = 1,5kΩ ⎯⎯
C1 = 0,01μF ⎯⎯
→ C1 = 0,008μF
(4.15)
ICP = 75μA ⎯⎯
→ ICP = 100μA
Figura 4.5 – Diagrama de Bode da FT em malha aberta do CCPLL, referente à 1ª configuração do AFE.
Através do Root-locus representado na Figura 4.6 é possível observar localização dos pólos e
zeros do sistema compensado em malha fechada. Em comparação com o Root-locus do CPLL
42
representado na Figura 2.10, observa-se o aumento de frequência do pólo introduzido pelo filtro de
malha, ωpf, e a diminuição da frequência do zero introduzido pelo mesmo filtro, ωzf, como é suposto.
Os ramos dos dois Root-locus referidos são semelhantes, diferindo o facto de haver mais um
zero e um pólo na origem, no caso do CCPLL, cuja localização foi dimensionada para que os seus
efeitos se anulem mutuamente, aumentando assim a sua MF.
É ainda possível observar através da Figura 4.6 que o sistema é condicionalmente estável,
porque existem ramos do Root-locus que para pequenos valores do ganho de malha estão
localizados no semi-plano complexo direito. Na Figura 4.6 está ainda indicada a localização dos pólos
complexos conjugados do CCPLL em malha fechada, tendo em atenção o ganho de malha dado por
(4.16), percebendo-se também desta forma que o aumento do ganho de malha teve como objectivo
afastar os referidos pólos do eixo imaginário, melhorando assim a estabilidade do sistema.
Ko =
ICPK v
≅ 1.85 × 109 rad s
2πC2N
(4.16)
Figura 4.6 – Root-locus da FT do CCPLL, referente à 1ª configuração do AFE.
Dado que o filtro de malha é o mesmo para todas as configurações do AFE, é ajustado o ganho
de malha do CCPLL através do valor de corrente do CP da malha principal para as restantes
configurações, para que se obtenha MFs e LBs semelhantes à do sistema original CPLL. As MFs
obtidas, de acordo com cada configuração, estão indicadas na Tabela 4.1.
4.2.3. Amplificador de Transcondutância com Largura de Banda Limitada
Sabendo que na prática não existem amplificadores com largura de banda infinita, é o objectivo
desta subsecção verificar qual o efeito que a largura de banda finita do OTA provoca na estabilidade
do sistema dimensionado. Para isso, é reconsiderada FT do OTA para que tenha em conta a sua LB,
43
não alterando o valor da transcondutância dimensionada para baixas frequências. A nova FT do OTA
está indicada em (4.17), onde ωpa1 representa a frequência do pólo que define a LB do OTA.
Tabela 4.1 – Margens de Fase do CCPLL para as várias configurações do AFE.
Hpixs*
Vpixs
640*480
800*600
1024*768
1280*1024
1600*1200
Freq.
Imagem [Hz]
60
72
75
56
60
72
75
60
70
75
60
75
85
60
65
70
75
N
799
836
840
1143
1055
1040
1055
1343
1327
1313
1688
1688
1729
2160
2153
2160
2159
K ota ( s ) = G CL
Ganho
do VCO
00
00
00
00
01
01
01
01
10
10
10
10
11
11
11
11
11
ω pa1
s + ω pa1
Corrente
do CP
010
010
010
011
001
010
010
011
000
000
001
001
000
000
000
000
000
[S ]
MFs
57,6º
56,9º
56,8º
55,4º
55,9º
60,3º
60,1º
59,9º
60,1º
60,3º
61,8º
61,8º
62,0º
59,8º
59,8º
59,8º
59,8º
(4.17)
Repetindo as substituições realizadas na FT do CCPLL em (4.8), mas considerando a nova FT
do OTA, obtém-se a FT em malha aberta do CCPLL indicada em (4.18), onde ωz1 é dado pela
expressão (4.19), e ωz2 pela (4.20). Comparando as FTs (4.8) e (4.18), observa-se que a introdução
de um pólo em altas frequências na malha de compensação causa o aparecimento de mais um pólo e
um zero na FT em malha aberta do CCPLL, e altera a localização do zero que foi dimensionado na
subsecção anterior, pelo que, é necessário perceber como é alterada a estabilidade do sistema
compensado.
Uma vez que se deseja que a LB do OTA não influencie a estabilidade do CCPLL, é natural
impor que o zero de mais baixas frequências da FT (4.18), ωz1, se encontre na mesma localização
que o zero introduzido pela malha de compensação, ωzc, dimensionado na subsecção anterior, como
indicado em (4.21).
G (s)H( s) =
ωz1 =
ICPK v ( s + ωzf )( s + ω z1 )( s + ωz2 )
2πC2N s3 ( s + ωpf )( s + ωpa1 )
GCL ωpa1 ⎤
1⎡
2
−4
⎢ωpa1 − ωpa1
⎥ [rad s]
2⎢
αCCL ⎥
⎣
⎦
44
(4.18)
(4.19)
ωz2 =
GCL ωpa1 ⎤
1⎡
2
−4
⎢ωpa1 + ωpa1
⎥ [rad s]
2 ⎢⎣
αCCL ⎥⎦
ωz1 = ωzc = 5 × 103 rad s
(4.20)
(4.21)
Manipulando matematicamente a equação (4.19) obtém-se a equação (4.22), que assumindo
ωpa1>>ωz1 pode ser aproximada por (4.23) que é igual à expressão (4.9) que define o valor da
frequência do zero ωzc, dimensionado na subsecção anterior. Assim conclui-se que se a condição
(4.24) for satisfeita, a LB do OTA não altera a localização do zero ωzc dimensionado na subsecção
anterior.
⎛
GCL
ω ⎞
= ωz1 ⎜ 1 − z1 ⎟
⎜
⎟
αCCL
⎝ ωpa1 ⎠
ω z1 ≅
GCL
[rad s]
αCCL
ωpa1 ≥ 10ωzc ≅ 8kHz
(4.22)
(4.23)
(4.24)
Em relação ao zero de mais altas frequências ωz2, convêm que a sua localização seja perto do
pólo introduzido em ωpa1 para que os seus efeitos na amplitude e na fase da FT em malha aberta do
CCPLL se anulem. A partir de (4.20) e de (4.23) consegue-se que o valor de ωz2 seja
aproximadamente igual ao de ωpa1 se a condição (4.25) for satisfeita, que tomando em consideração
o valor de ωz1 resulta o limite inferior para a LB do OTA indicada em (4.26).
Assim, é possível definir uma LB mínima para o amplificador de transcondutância,
considerando a condição mais restritiva entre (4.24) e (4.26). Sendo esta última a mais restritiva,
obtém-se a LB mínima de 32kHz para o OTA, que permite manter as MFs indicadas na Tabela 4.1.
ωpa1 4
GCL
≅ 4ω z1 [rad s ]
αCCL
ωpa1 ≥ 40ωz1 ≅ 32kHz
(4.25)
(4.26)
Na prática, devido à existência de capacidades parasitas, a malha de compensação tem pólos
indesejados a altas frequências (>>ωpa1). Depois da análise realizada, facilmente se conclui que cada
um desses pólos a altas frequências vai adicionar um pólo e um zero à mesma frequência na malha
principal, pelo que estes não alteram o comportamento do sistema em malha fechada. Com o
objectivo de demonstrar a afirmação anterior, através do script em Anexo C obtém-se o diagrama de
Bode representado na Figura 4.7 e o Root-locus da Figura 4.8, onde se consideram os pólos de alta
frequência indicados em (4.27) localizados na malha de compensação, onde ωpa1 representa a LB do
OTA. Através do diagrama de Bode é possível constatar que a MF se mantêm inalterada, e através
do Root-locus que os pólos em alta frequência na malha de compensação se traduzem em pólos e
zeros praticamente à mesma frequência em malha fechada.
45
ωpa1 = 2π × 100 krad s; ωpa2 = 2π × 1 Mrad s
(4.27)
Figura 4.7 – Diagrama de Bode do CCPLL considerando a LB do OTA.
Figura 4.8 – Root-locus do CCPLL considerando a LB do OTA.
4.2.4.Função de Transferência em Malha Fechada
Através do modelo linear da Figura 4.3 obtém-se a FT em malha fechada do CCPLL indicada
em (4.28), onde se considera a expressão (4.17) para a FT do OTA que tem em conta a LB deste. As
expressões de B, ωzf, ωz1, ωz2 e ωpf estão indicadas em (4.29) por conveniência. De realçar o sistema
ser de quinta ordem e o seu ganho de baixas frequências ser igual ao do sistema inicial não
46
compensado CPLL.
Φo ( s )
Φi ( s )
=
=
G ( s)
1+ G ( s) H ( s)
=
B ⋅ N ( s + ωzf )( s + ωz1 )( s + ωz2 )
(4.28)
s5 + ( ωpa1 + ωpf ) s4 + ( ωpf ωpa1 + B ) s3 + B ( ωzf + ωz1 + ωz2 ) s2 + B ( ωzf ωz1 + ωzf ωz2 + ωz1ωz2 ) s + Bωzf ωz1ωz2
B=
ωzf =
ICPK v
⎡rad s2 ⎤⎦
2πC2 ⎣
C +C
1
[rad s]; ωpf = 1 2 [rad s]
R1C1
R1C1C2
ωz1,z2 =
(4.29)
GCL ωpa1 ⎤
1⎡
2
−4
⎢ωpa1 ± ωpa1
⎥ [rad s]
2⎢
αCCL ⎥
⎣
⎦
Novamente com o auxílio do script em Anexo C e do programa de cálculo MATLAB obtém-se o
mapa de pólos e zeros da FT (4.28) que está representado na Figura 4.9, onde não se incluem o pólo
e o zero à frequência da largura de banda do OTA por facilidade de visualização dos pólos e zeros a
mais baixas frequências.
Figura 4.9 – Pólos e zeros da FT em malha fechada do CCPLL, referente à 1ª configuração do AFE.
Comparando a localização dos pólos complexos conjugados presentes no mapa da Figura 4.9
com a sua localização prevista no Root-locus da Figura 4.6, confirma-se a correcta avaliação do
ganho de malha aberta em (4.16). É ainda possível afirmar através do referido Root-locus que o
CCPLL pode ser aproximado a um sistema de segunda ordem, pois o efeito do pólo real localizado
perto da origem (pólo não dominante) é anulado pelo zero mais próximo, e o módulo do pólo real
localizado a mais altas frequências (pólo não dominante) é cerca de dezasseis vezes maior que o
módulo da parte real dos pólos complexos conjugados (pólos dominantes), não tendo assim, os pólos
47
não dominantes, efeito no regime transitório do sistema.
Na Figura 4.10 encontra-se a amplitude da resposta em frequência em malha fechada dos dois
sistemas estudados, onde se observa que a LB do sistema compensado é praticamente igual à do
sistema não compensado. Este facto deve-se ao ajuste do ganho de malha, através do valor de
corrente do CP da malha principal, para que a LB e MF dos dois sistemas ficassem semelhantes.
Desta forma, justifica-se a validade do projecto da estabilidade do sistema no domínio contínuo, dado
que a condição da LB do CCPLL ser igual ou inferior a 1/10 da frequência do sinal de referência é
respeitada.
Figura 4.10 – Comparação da LB entre o CPLL e o CCPLL, referente à 1ª configuração do AFE.
Tabela 4.2 – Largura de Banda do CCPLL para as várias configurações do AFE.
Hpixs*
Vpixs
640*480
800*600
1024*768
1280*1024
1600*1200
Freq.
Imagem [Hz]
60
72
75
56
60
72
75
60
70
75
60
75
85
60
65
70
75
Freq.
Linha [kHz]
31,5
37,7
37,5
31,5
37,9
48,1
46,9
48,4
56,5
60
64
80
91,1
75
81,3
87,5
93,8
48
Freq.
Pixel [MHz]
25,175
31,5
31,5
36
40
50
49,5
65
75
78,75
108
135
157,5
162
175,5
189
202,5
LB
(kHz)
3,7
3,5
3,5
3,3
3,4
4,3
4,3
4,2
4,3
4,3
5,0
5,0
5,1
4,2
4,2
4,2
4,2
Freq.
HSYNC / LB
8,6
10,7
10,7
9,6
11,3
11,1
10,9
11,5
13,2
13,8
12,8
16,0
17,7
17,9
19,3
20,9
22,4
Como resultado dos ajustes efectuados no ganho de malha para as restantes configurações do
AFE, donde resultam as MFs indicadas na Tabela 4.1, resultam também as LBs e as suas relações
com a frequência do sinal de referência indicadas na Tabela 4.2, que confirmam a validade da análise
e projecto efectuado para as restantes configurações do AFE.
Concluído o dimensionamento do sistema de compensação de jitter devido às correntes de
fuga existentes no filtro de malha, apresenta-se na Tabela 4.3 os valores dos parâmetros projectados
para os componentes do filtro de malha exterior e para os dispositivos da malha de compensação.
Estes parâmetros em conjunto com os indicados na Tabela 4.1 definem os principais parâmetros do
sistema CCPLL, e são utilizados na subsecção seguinte na modelação comportamental deste.
Tabela 4.3 – Características dos dispositivos que constituem o CCPLL.
Parâmetro
R1
C1
C2
CCL
GCL
Valor
1kΩ
0.5µF
8nF
60pF
30µS
32kHz
100
LBmin
ota
α
Observação
Resistência do filtro de malha
Condensador do filtro de malha
Condensador para eliminação do ripple do filtro de malha
Condensador da malha de compensação
Transcondutância do OTA
Largura de banda mínima do OTA
Relação entre os valores de corrente dos CP
4.3. Modelação e Simulação do Sistema Dimensionado
Com o objectivo de visualizar o desempenho ao nível comportamental do sistema de
compensação projectado, é criado o modelo Simulink do CCPLL representado na Figura 4.11. Este é
constituído pelo modelo do sistema não compensado da Figura 3.10, ao qual são adicionados os
blocos da malha de compensação, a sombreado.
up
dw
up
iout
I
V
vrep
+
Iout
dw
CPcl
-
Vcm
Capacitor
OTA with 3 Poles
ic
600mV
1
R
fref
V
2
U
vlp
up
id
iout
reset
coast
up
PDF
Id
Vlp
v cntl
f out
1
fout
dw
D
dw
Loop-filter
CP
Vlim
v dd
phase
VCO
vdd
f ref _out
phase_in
Down-scaler
Figura 4.11 – Modelo comportamental do CCPLL.
O modelo do Charge-Pump (CPcl) da malha de compensação é idêntico ao já descrito no
capítulo anterior, sendo considerado para o valor das fontes de corrente deste, uma corrente 100
vezes menor que a do CP da malha principal, conforme indicado na Tabela 4.3, e um mismatch entre
49
elas de 10%. O bloco Capacitor é simplesmente o modelo de um condensador, não considerando
quaisquer não idealidades, com o valor de 60pF. O modelo do OTA está representado na Figura 4.12,
onde se considera, para além do valor da sua transcondutância em baixas frequências (GCL), a sua
LB através de ωpa1, e várias não idealidades inerentes a este tipo de dispositivos. As não idealidades
consideradas são a tensão de offset na entrada, dois pólos parasitas de alta frequência e efeito de
saturação na saída do OTA, cujos valores estão indicados na Tabela 4.4. De referir que todos os
valores utilizados nas simulações do modelo comportamental do sistema compensado CCPLL estão
indicados no script M-File incluído no Anexo B.
1
V+
Voff
Gcl
Constant
Subtract
wpa1*wpa2*wpa3
1
(s+wpa1)(s+wpa2)(s+wpa3)
Zero-Pole
Gain
Saturation
Iout
2
V-
Figura 4.12 – Modelo comportamental do OTA com três pólos.
Tabela 4.4 – Valor dos parâmetros do modelo Simulink do OTA.
Parâmetro
GCL
ωpa1
Voff
±ISAT
ωpa2
ωpa3
Valor
30µS
2π×100krad/s
10mV
±5µA
2π×1Mrad/s
2π×10Mrad/s
Observação
Transcondutância de baixas frequências
Largura de banda
Tensão de offset
Limites da corrente de saturação
Primeiro pólo parasita
Segundo pólo parasita
Aplicando na entrada dos modelos do CPLL e do CCPLL um sinal de referência cuja frequência
no instante inicial é de 21,5kHz que, depois dos sistemas terem atingido o estado de sincronismo, é
alterada instantaneamente para 31,5kHz obtêm-se as respostas transitórias indicadas na Figura 4.13.
Estas são obtidas considerando as principais não idealidades dos modelos, ou seja, as correntes de
fuga do filtro de malha, que se considera terem um valor de 2,5µA, e o mismatch e as correntes de
fuga dos dois CPs.
É visível, através da Figura 4.13, que a sobrelevação da resposta transitória do CCPLL é maior
que a do CPLL, o que era previsível, dada a informação dos pólos complexos conjugados dos dois
sistemas indicada nos mapas de pólos e zeros da Figura 2.11 e da Figura 4.9, tendo em atenção que
ambos os sistemas podem ser aproximados a sistemas de 2ª ordem. Observa-se também que o
tempo de estabelecimento do CCPLL é maior, o que não é necessariamente uma desvantagem, pois
para aplicações de vídeo, uma vez ligado o aparelho onde o sistema de recuperação de sincronismo
está inserido o PLL funciona sempre sincronizado, se não perder o sincronismo devido às não
idealidades.
Nos dois gráficos inferiores da Figura 4.13 é possível ter a noção dos valores das grandezas
físicas presentes à entrada e saída do OTA durante o regime estático e dinâmico do CCPLL. O valor
da corrente de saída do OTA, quando o sistema está em sincronismo, é aproximadamente igual ao
valor total das correntes de fuga da malha principal (2,5µA), como desejado. Quando se dá a
50
alteração instantânea na frequência do sinal de entrada, a corrente de saída do OTA atinge o valor
máximo da corrente de saturação do amplificador (5µA), o que não é preocupante, pois na fase de
reaquisição de sincronismo o sistema converge para os valores desejados. De salientar ainda que o
valor de tensão à saída do CP da malha de compensação, quando o sistema está em sincronismo é
próximo de VCM, fazendo com que os transístores das fontes de corrente do CP funcionem na zona
de saturação.
Figura 4.13 – Resposta transitória do modelo do CCPLL considerando não idealidades.
Na Figura 4.14 encontram-se as resposta temporais dos sistemas não compensado e
compensado, em sincronismo e quando a malha de compensação já atingiu o regime estático,
considerando as correntes de fuga nos CPs e no filtro de malha, e o mismatch dos entre as fontes de
corrente dos CPs. O objectivo desta simulação é mostrar que à escala do jitter do sistema não
compensado, o sistema compensado é quase ideal uma vez que a sua frequência de saída se
mantêm quase constante ao longo dos ciclos do sinal de referência.
Comparando os valores de jitter do sistema compensado com o do não compensado indicados
na Figura 4.14, concluí-se que a atenuação do primeiro em relação ao segundo é de cerca de 50
vezes, como calculado em (4.30). De notar que o valor do jitter obtido para o CCPLL é praticamente
igual ao do jitter do CPLL considerando somente não idealidades no CP, como indicado na Figura
3.13, pelo que o objectivo principal da eliminação do jitter devido às correntes de fuga do filtro de
malha é atingido com a nova topologia dimensionada.
CPLL
jitterRMS
= 53,7
CCPLL
jitterRMS
(4.30)
No gráfico da Figura 4.15, encontram-se os andamentos de frequência do sinal de saída do
CCPLL, e dos sinais de entrada e saída do OTA quando o sistema está em sincronismo. É possível
ver que devido às correntes de fuga e mismatch do CP da malha de compensação existe um ripple
51
inferior a 1mV no sinal de entrada do OTA, que origina uma pequena flutuação da sua corrente de
saída em torno do valor das correntes de fuga da malha principal. Sendo esta flutuação em conjunto
com o mismatch do CP da malha principal responsáveis pelo jitter observado no sinal de saída.
Figura 4.14 – Jitter do CPLL e CCPLL considerando todas as não idealidades modeladas.
Figura 4.15 – CCPLL em sincronismo considerando todas as não idealidades modeladas.
Para além de solucionar o jitter devido às correntes de fuga existentes na malha principal, não
menos importante, é o objectivo de manter a frequência do sinal de saída do sistema quando se
desliga o PFD do sistema compensado. Na Figura 4.16 encontram-se os andamentos da frequência
dos sinais de saída do CPLL e do CCPLL quando se desactivam os PFDs dos respectivos modelos,
52
com o objectivo de simular o tempo de back-tracing vertical do sinal de referência HSYNC. Nos
modelos desta simulação são consideradas as correntes de fuga no filtro de malha e nos dois CPs,
assim como o mismatch destes últimos. Comparando o desempenho dos dois sistemas, é visível que
o sistema compensado consegue manter a frequência do relógio de saída, ainda que com um ligeiro
erro devido ao pequeno ripple da corrente de saída do OTA observado na Figura 4.15. Assim, com
este novo sistema não existe degradação da qualidade das primeiras linhas de cada imagem, dado
que o PLL do AFE não perde o sincronismo na ausência do sinal de sincronismo horizontal.
Figura 4.16 – Frequência de saída do CPLL e do CCPLL quando se desliga o PFD.
Concluí-se através de simulações dos modelos comportamentais do CCPLL que o sistema de
compensação cumpre as especificações para o qual foi projectado, tanto em relação à diminuição do
jitter como na manutenção da frequência de saída quando se desliga o PFD. Os objectivos são
atingidos, com cerca de mais 20% de ocupação de área de silício, um ligeiro aumento do tempo de
estabelecimento do PLL, e utilizando como parte integrante da nova topologia a já existente topologia
do sistema não compensado sem qualquer alteração ao nível físico, o que é bastante vantajoso pois
permite a reutilização do layout já existente.
53
5.
Capítulo 5Equation Chapter 5 Section 1
5. Implementação e Simulação Eléctrica dos Blocos
Básicos Analógicos
Neste capítulo são dimensionados e simulados ao nível eléctrico os blocos constituintes da
malha de compensação, após a obtenção dos seus parâmetros no capítulo anteriore. Os referidos
blocos são o CP da malha de compensação e o OTA, que são implementados através dos modelos
dos dispositivos da tecnologia CMOS da UMC de 0,13µm.
O dimensionamento das topologias é realizado recorrendo a equações de operação dos
transístores aproximadas, e com base nos parâmetros dos seus modelos. Mesmo sabendo que esta
abordagem difere um pouco da realidade, é um princípio razoável de dimensionamento, que é
posteriormente complementada pela utilização da ferramenta de simulação ao nível eléctrico HSPICE
da Synopsys.
Dois parâmetros, que dependem da tecnologia, e que são utilizados para o cálculo das
dimensões dos transístores são a tensão de limiar destes (Vth), e a constante kP indicada em (5.1),
cujo valor depende da mobilidade dos portadores de carga, µn,p, e da capacidade por unidade de área
entre a porta e o canal dos transístores, Cox. Estes parâmetros podem depender, por sua vez, entre
outros factores, das condições de operação e das variações do processo de fabrico dos transístores.
Não sendo previsível na fase de dimensionamento em que condições os transístores funcionarão,
utilizam-se os valores para a tensão de limiar e kP obtidos por simulação indicados em (5.2) e (5.3),
respectivamente, para os transístores do tipo n e tipo p.
k Pn,p = μn,p × Cox
(5.1)
kPn = 460μA V2 e kPp = 90μA V2
(5.2)
Vthn = Vthp = 250mV
(5.3)
Após o dimensionamento das topologias, segue-se um ciclo de simulações e ajustes das
dimensões dos transístores de forma a obter as especificações desejadas. As simulações são
realizadas tendo em consideração variações do processo de fabrico, da temperatura e do valor da
tensão de alimentação, para garantir a obtenção das especificações no caso de operação mais
desfavorável. Cada combinação de todas as variações referidas é denominada de PVT corner
(Process-Voltage-Temperature
corner,
da
literatura
anglo-saxónica),
sendo
neste
trabalho
considerados trinta e dois PVT corners. As simulações que utilizam os valores nominais de tensão de
55
alimentação, de temperatura e do processo de fabrico são referidas como simulações em condições
típicas ou simulações no PVT corner típico.
Nas
duas
secções
seguintes
são
apresentados
o
princípio
de
funcionamento,
dimensionamento e simulações que caracterizam os blocos CP e OTA da malha de compensação.
Posteriormente, na última secção, são reavaliadas as margens de fase e as larguras de bandas de
todas as configurações do CCPLL obtidas no capítulo anterior, considerando as tolerâncias dos
blocos dimensionados.
5.1. Charge-Pump de Compensação
A topologia do CP utilizada está representada na Figura 5.1. Esta é formada por uma fonte e
um poço de corrente escaláveis, constituídas por transístores PMOS e NMOS, respectivamente. A
fonte e o poço de corrente são formados por espelhos de corrente simples cujas tensões de
polarização, Vbiaspc e Vbiasnc, são geradas pelos transístores Msp0 e Msn0. O facto de não se
utilizarem espelhos de corrente cascode, ou de outro tipo mais complexo com significativas
vantagens no mismatch do CP, deve-se à limitada tensão de alimentação da tecnologia (1,2V), que
não permitiria que os transístores funcionassem na zona de saturação.
AVDD
AVDD
on250n
Mpb
biaspc
biaspc
Mp250n
0,5μA
0,25μA
Mp500n
on500n
biaspc
on1u
on500n
on250n
Msp0
AVDD
biaspc
0,5μA
Mp1u
on1u
AVDD
AVDD
1μA
X
PG3
Up
VPG1
Dw
VPG2
Up
PG1
Iup
Iout
0,5μA
IBIAS
PG4
Dw
Idw
PG2
OUT
CCL
Msn0
biasnc
Msn1
Mnb
biasnc
Mn250n
on250n
biasnc
on500n
on1u
0,25μA
on500n
0,5μA
on250n
Y
5μA
0,5μA
Mn500n
biasnc
1μA
Mn1u
on1u
Figura 5.1 – Topologia do CP da malha de compensação do CCPLL.
A existência de vários espelhos de corrente, deve-se ao facto de a corrente de saída do CP
poder tomar vários valores, conforme indicado na Tabela 4.1. Desta forma, obtém-se uma fonte e um
poço de corrente com valores de corrente escaláveis de 0,5µA a 2,25µA com passos de 0,25µA,
através da actuação dos sinais de controlo nos interruptores PMOS e NMOS. Estes sinais de controlo
são os mesmos que actuam no CP da malha principal, e derivam da configuração de um dos registos
internos do AFE.
As portas de passagem PG1 e PG2 são controladas pelas saídas do PFD, Up e Dw, que contêm
56
a informação sobre a diferença de fase/frequência entre o sinal de referencia, HSYNC, e o sinal de
realimentação. A utilização de portas de passagem permite a minimização de injecção de cargas no
condensador de compensação, CCL, quando estas passam do estado de condução para o de corte,
reduzindo assim a perturbação na corrente fornecida pela malha de compensação ao filtro de malha.
O amplificador e as portas de passagem PG3 e PG4, têm as funcionalidades de eliminar uma
não idealidade denominada de Partilha de Carga, [8], [17] e [18], e o tempo de passagem do estado
de corte ao estado de condução dos transístores da fonte e do poço de corrente escaláveis,
diminuindo assim as perturbações no valor da tensão de saída do CP.
A não idealidade, Partilha de Carga, deriva do facto de num CP convencional (sem o
amplificador e sem PG3 e PG4) os nós X e Y ficarem a um potencial diferente do de saída quando as
portas de passagem PG1 e PG2 estão ao corte. Nesta situação o nó X fica ao potencial VDD, o Y à
massa, e o OUT é imposto pela capacidade de compensação. Quando as duas portas de passagem
entram simultaneamente em condução por um pequeno período de tempo, para eliminação da Zona
Morta, o potencial de X diminui e o de Y aumenta, resultando uma perturbação no valor do potencial
do nó OUT, devido à partilha de carga entre as capacidades parasitas localizadas nos nós X e Y com
a capacidade de compensação localizada na saída do CP. Uma solução para este efeito é a
utilização de um amplificador numa montagem de ganho unitário, como representado na Figura 5.1.
Assim, através das portas de passagem PG3 e PG4, cujos sinais de controlo são complementares aos
das portas PG1 e PG2, é possível manter os potenciais dos nós X e Y iguais ao de saída, em qualquer
estado do CP.
Esta solução permite ainda a eliminação dos tempos de passagem da fonte e do poço de
corrente do estado de corte para o de condução, dado que estas estão sempre a conduzir. Desta
forma, diminui-se também a perturbação na tensão de saída do CP, uma vez que os tempos de
transição eliminados da fonte e do poço de corrente eram diferentes.
Apesar desta solução permitir uma melhoria significativa do jitter do sinal de saída do CCPLL,
aumenta o consumo de potência do sistema, dado que a fonte e o poço de corrente escaláveis estão
sempre em condução, tendo também o amplificador que suportar uma corrente máxima de Iup ou Idw.
Outra não idealidade importante neste tipo de circuitos é o mismatch entre as correntes Iup e
Idw, que também provoca perturbações na tensão de saída do CP quando ambas as portas de
passagem, PG1 e PG2, estão em condução. Não sendo nula a diferença entre as duas correntes,
existe sempre carga injectada ou retirada da capacidade de compensação, quando o CCPLL está
sincronizado. Existem soluções para a diminuição do mismatch, entre as quais são o aumento da
impedância de saída da fonte e do poço de corrente, ou a utilização de topologias alternativas como
apresentado em [8]. Neste trabalho optou-se pela primeira solução, sendo a segunda uma boa
hipótese para futuros trabalhos.
5.1.1.Dimensionamento
O primeiro aspecto a ter em conta no dimensionamento do CP da malha de compensação é a
excursão da sua tensão de saída. Esta ficou definida no capítulo anterior, aquando do cálculo da
57
transcondutância do OTA, sendo a sua variação de ±100mV em torno de VCM=0,6V. Nesta fase de
dimensionamento, são tidas em conta as variações das grandezas físicas causadas pelos PVT
corners, pelo que se assume a variação do sinal de saída do CP com uma margem de segurança de
50mV além dos seus limites. Assim, utiliza-se para o dimensionamento do CP a gama de tensões na
sua saída indicada em (5.4).
v CP
out ∈ [ 450mV; 750mV ]
(5.4)
Os transístores constituintes da fonte e do poço de corrente do CP têm que operar na zona de
saturação. A equação aproximada que modela o comportamento dos transístores NMOS em regime
estático nesta zona de funcionamento está indicada em (5.5) [19], onde ID representa a corrente de
dreno em regime estático de cada transístor, W e L a largura e comprimento do seu canal,
respectivamente, VOD a sua tensão de overdrive que é definida conforme indicado em (5.6), VDS a
diferença de potencial entre os terminais de dreno e fonte, e VGS a diferença de potencial entre os
terminais de porta e fonte. As equações homólogas para os transístores PMOS obtêm-se trocando os
sentidos das tensões e correntes das equações referidas.
ID =
1 n,p W 2
kP
VOD [ A ] para VDS > VOD
2
L
VOD = VGS − Vth
(5.5)
(5.6)
Em relação ao PFR (Ponto de Funcionamento em Repouso) dos transístores existem algumas
considerações a fazer, nomeadamente em relação ao valor da tensão de overdrive que é um
indicador sobre a região de inversão onde os transístores operam (inversão fraca, moderada ou
forte). No caso dos transístores NMOS, para que a equação (5.5) seja válida, estes têm que estar a
operar na região de inversão forte, que se define para VOD ≥ 150mV, e na zona de saturação que é
definida para VDS > VOD [19]. Para os transístores PMOS as condições mantêm-se se forem
consideradas as diferenças de potencial simétricas. Assim, como critério de projecto impõe-se no
dimensionamento dos transístores a condição indicada em (5.7), e é desejável que se verifique a
(5.8) para que estes operem na região de inversão forte e na zona de saturação.
n
p
VDS
= VSD
≅ VOD + 0,25 [ V ]
(5.7)
VOD ≥ 150m V
(5.8)
Para projectar os espelhos de corrente do CP é ainda necessário saber qual o valor da queda
de tensão nas portas de passagem (VPGi) representadas na Figura 5.1. Estas portas de passagem
são dimensionadas de forma a minimizar a sua injecção de carga e a diferença de potencial aos seus
terminais. Dado que a corrente que atravessa as portas é relativamente pequena, as dimensões dos
transístores das portas de passagem são definidas como as mínimas permitidas pela tecnologia (5.9),
reduzindo assim ao mínimo a sua injecção de carga. Com as dimensões indicadas a máxima
58
diferença de potencial observada por simulação aos terminais das portas de passagem é inferior a
20mV, no pior PVT corner e com a configuração de corrente máxima do CP.
n,p
0,23μm
⎛W⎞
⎜ L ⎟ = 0,13μm
⎝ ⎠PGi
(5.9)
A tensão de overdrive dos transístores constituintes do poço de corrente do CP é definida para
que estes operem na zona de saturação como indicado em (5.10). Esta depende do valor mínimo da
tensão de saída do CP, indicado em (5.4), e da queda de tensão máxima na porta de passagem PG2,
da forma indicada em (5.11), resultando para os transístores NMOS uma tensão de overdrive de
180mV, que é um valor que respeita a condição (5.8), concluindo que estes estão a funcionar na
região de inversão forte, e também na zona de saturação como definido.
n
min
VOD
= VDS
− 0,25 [ V ]
(5.10)
n
min
max
VOD
= Vout
− VPG
− 0,25 = 180mV
2
(5.11)
O cálculo da tensão de overdrive dos transístores constituintes da fonte de corrente do CP é
feito da mesma forma. Esta é definida conforme indicado em (5.12), para que os transístores PMOS
funcionem na região de saturação, sendo o valor mínimo da diferença de potencial entre a fonte e o
dreno dada por (5.13). Assim, obtém-se o valor para a tensão de overdrive dos transístores PMOS
indicado em (5.14), que também garante que os transístores PMOS funcionam na região de inversão
forte e na zona saturação.
p
min
VOD
= VSD
− 0,25 [ V ]
(
)
(5.12)
min
max
max
VSD
= VDD − VPG
+ Vout
= 430mV
1
(5.13)
p
VOD
= 180mV
(5.14)
Através da equação (5.15) que é obtida a partir da (5.5), é possível calcular a relação entre as
dimensões de cada transístor do CP, (W/L), sabendo os seus valores de VOD, kP e ID. Os valores de
kP dependem da tecnologia e estão indicados em (5.2), consoante se trate de um transístor NMOS ou
PMOS. Os valores da corrente de dreno de cada transístor do CP também estão definidos, estando
indicados na Figura 5.1. Assim, utilizando as tensões de overdrive indicadas em (5.11) e (5.14), a
partir de (5.15) são obtidas as relações (W/L) e as dimensões dos transístores da fonte e do poço de
corrente indicadas na Tabela 5.1, onde são utilizadas dimensões de comprimento de canal dos
transístores relativamente grandes para a obtenção da impedância de saída do CP elevada, de forma
a reduzir o seu mismatch.
As dimensões dos transístores indicadas na Tabela 5.1 servem apenas para a primeira
simulação, sendo reajustadas posteriormente de forma a obter as especificações desejadas.
59
São utilizadas larguras de canal nos transístores NMOS e PMOS múltiplas, para que o
espelhamento das correntes seja mais preciso e se torne menos dependente das imperfeições do
processo de fabrico.
2 × ID
W
=
2
L kPn,p .VOD
(5.15)
Tabela 5.1 – Dimensões projectadas dos transístores do CP da malha de compensação.
Transístor
MOS
Msn0
Msn1; Mnb; Mn500n
Mn250n
Mn1u
Msp0; Mpb; Mp500n
Mp250n
Mp1u
Tipo
N
N
N
N
P
P
P
Kp
[µA/V2]
460
460
460
460
90
90
90
VOD
[V]
0,18
0,18
0,18
0,18
0,18
0,18
0,18
ID
[µA]
5
0,5
0,25
1
0,5
0,25
1
(W/L)
dimensionado
0,670
0,067
0,034
0,134
0,340
0,170
0,680
W
[µm]
4,60
0,46
0,23
0,92
0,46
0,23
0,92
L
[µm]
6,76
6,76
6,76
6,76
1,35
1,35
1,35
5.1.2.Simulação Eléctrica
Após simulação eléctrica do CP da malha de compensação, verificou-se que mesmo nos PVT
corners mais desfavoráveis o valor da tensão de overdrive dos transístores dimensionados nunca era
menor que 200mV, e que em condições típicas era cerca de 260mV. Assim, com o objectivo de evitar
que os transístores funcionassem perto da zona de tríodo (VDS≈VOD), foram ligeiramente aumentadas
as relações (W/L) destes, diminuindo assim as suas tensões de overdrive.
Foi ainda necessário aumentar o comprimento de canal dos transístores indicados na Tabela
5.1, de forma a limitar o mismatch entre as correntes Iup e Idw do CP ao valor de 10%, que é um valor
de referência para este tipo de topologias [8].
As dimensões finais dos transístores estão indicadas na Tabela 5.2, onde se realça a
semelhança das relações (W/L) dimensionadas e finais.
Tabela 5.2 – Dimensões finais dos transístores do CP da malha de compensação.
Transístor
MOS
Msn0
Msn1; Mnb; Mn500n
Mn250n
Mn1u
Msp0; Mpb; Mp500n
Mp250n
Mp1u
(W/L)
dimensionado
0,670
0,067
0,034
0,134
0,340
0,170
0,680
(W/L)
final
0,80
0,08
0,04
0,16
0,40
0,20
0,80
W
[µm]
6,40
0,64
0,32
1,28
1,60
0,80
3,20
L
[µm]
8
8
8
8
4
4
4
Na Figura 5.2 encontra-se o resultado de uma simulação temporal do CP da malha de
compensação em condições típicas. Esta é obtida com o CP no modo em que a corrente é,
idealmente, 2,25µA e colocando dois sinais exactamente iguais na sua entrada, originando o fecho
simultâneo das portas de passagem PG1 e PG2 durante 10ns. Esta simulação, à parte da menor
duração do intervalo em que as portas de passagem estão a conduzir por facilidade de visualização
das ondas, recria a situação em que o CCPLL está sincronizado, na qual são gerados nas saídas do
60
PFD sinais constituídos por pulsos com uma duração mínima de forma a eliminar a Zona Morta do
CP. À saída do CP encontra-se uma capacidade com o valor de 60pF, que representa a capacidade
de compensação, CCL, onde é definida como condição inicial uma diferença de potencial aos seus
terminais de 0,6V, representando uma situação em que não existe correntes de fuga na malha
principal.
No gráfico superior da Figura 5.2, está representada a evolução temporal das correntes Iup e
Idw, que percorrem as portas de passagem PG1 e PG2, respectivamente. Estas têm um valor
aproximadamente nulo quando as portas de passagem estão ao corte, e 2,22µA quando estas
conduzem. A diferença de 30nA (1,3%) em relação ao valor de corrente ideal do CP de 2,25µA é
insignificante, pois não altera a estabilidade do CCPLL. A origem desta diferença de corrente é
essencialmente devida a erros de espelhamento.
No gráfico do meio da Figura 5.2, está representado o desenvolvimento temporal da corrente
de saída do CP, Iout. Idealmente esta deveria ser nula em todo o intervalo de simulação, mas devido à
diferença existente entre os valores das correntes Iup e Idw, a corrente de saída atinge o valor estático
de aproximadamente 6,2nA, quando ambas as portas de passagem PG1 e PG2 estão em condução,
resultando um mismatch de 0,28%.
Figura 5.2 – Simulação eléctrica temporal do CP de compensação, com tensão de saída VCM.
No gráfico inferior da Figura 5.2, está representado o andamento da tensão de saída do CP.
Inicialmente esta tem o valor de 0,6V imposto pela condição inicial. Quando as portas de passagem
PG1 e PG2 entram em condução observa-se um ligeiro decaimento no valor da tensão de saída,
devido ao já referido efeito de partilha de cargas entre a capacidade de saída e as capacidades
parasitas associadas aos nós X e Y. Este efeito é bastante atenuado devido à inclusão do
amplificador e das portas de passagem PG3 e PG4 na topologia, como explicado anteriormente.
61
Durante o intervalo em que PG1 e PG2 estão a conduzir é visível um ligeiro aumento da tensão de
saída do CP devido à reduzida corrente na sua saída. No instante em que PG1 e PG2 passam ao
estado de corte, é notório o efeito da injecção da carga existente nos transístores das portas de
passagem no condensador de compensação, fazendo com que a tensão aos seus terminais aumente
abruptamente. Este efeito é reduzido ao mínimo dada a utilização de portas de passagem
constituídas por transístores com as mínimas dimensões permitidas pela tecnologia.
O efeito das não idealidades do CP provoca neste caso uma variação na tensão de saída do CP de
aproximadamente 11,4µV, como indicado na Figura 5.2, que equivale a uma variação de 0,002%,
pelo que o seu efeito é insignificante.
Na Tabela 5.3 encontram-se os valores máximos de mismatch do CP da malha de
compensação nos oito modos deste. Os valores indicados foram obtidos nos PVT corners mais
desfavoráveis e para três valores de tensão na saída do CP, que cobrem os valores extremos do seu
funcionamento. De realçar que os valores de mismatch obtidos são inferiores ao valor máximo
definido de 10%.
Tabela 5.3 – Mismatch do CP no PVT corner mais desfavorável com variações de tensão à sua saída.
VOUT/Modo
500mV
600mV
700mV
000
(0,5µA)
2,9%
2,5%
2,9%
001
(0,75µA)
4,6%
4%
3,4%
010
(1µA)
4,6%
4,9%
5,3%
011
(1,25µA)
4,5%
4,8%
5,2%
100
(1,5µA)
7,2%
7,6%
7,9%
101
(1,75µA)
6,8%
7,2%
7,6%
110
(2µA)
7,4%
7,8%
8,1%
111
(2,25µA)
7,1%
7,5%
7,8%
5.2. Amplificador de Transcondutância
A topologia utilizada para a implementação do amplificador operacional de transcondutância
está representada na Figura 5.3. Esta é composta por dois pares diferenciais complementares, cuja
função é a de tornar a característica de transcondutância do OTA a mais simétrica possível, em torno
do ponto de tensão diferencial de entrada nula.
A transcondutância da montagem com a tensão diferencial de entrada nula, GM0, é definida
como a soma das transcondutâncias dos pares diferenciais, gm0, como indicado em (5.16), sendo a
transcondutância de cada par diferencial dada pela transcondutância de cada transístor desse par
[20].
p
n
GM0 = gm0
+ gm0
(5.16)
A corrente máxima de saída do amplificador vale ±5µA, dependendo se a tensão diferencial de
entrada é positiva ou negativa, que é o dobro da corrente que passa através dos transístores das
fontes de corrente dos pares diferenciais [20], Msp1 e Msn2. Este valor máximo de corrente é atingido
quando os pares diferenciais estão completamente desequilibrados. Assim, como critério de projecto,
é definido que a corrente máxima de saída do amplificador deve ser o dobro da desejada em
operação linear, ±2,5µA, que é o valor máximo especificado para as correntes de fuga da malha de
compensação. Este critério de projecto resulta de uma ponderação entre a possibilidade do OTA
atingir a corrente máxima especificada no PVT corner mais desfavorável, e a obtenção da
62
transcondutância desejada utilizando dimensões dos transístores dos pares diferenciais razoáveis, de
forma a minimizar as correntes de fuga na entrada do amplificador. Se o valor da corrente de
polarização dos pares diferenciais for demasiado elevada, é certo que o OTA debita o valor máximo
de corrente desejado, mesmo nas condições de funcionamento mais desfavoráveis, mas obriga a que
as relações (W/L) dos transístores dos pares diferenciais sejam demasiado pequenas para cumprir a
especificação de transcondutância máxima do OTA.
AVDD
AVDD
AVDD
2,5μA
Msp0
1,25μA
AVDD
1,25μA
Msp1
Mcp1
Mcp0
5μA
1,25μA
1,25μA
1,25μA
inp
inn
Mdpp0
IBIAS
1,25μA
Mdpn1
Mdpn0
OUT
Mdpp1
iOUT
5μA
Msn0
Msn1
Msn2
2,5μA
Mcn1
Mcn0
1,25μA
1,25μA
Figura 5.3 – Topologia do OTA da malha de compensação do CCPLL.
Como representado na Figura 4.2, o OTA faz parte de um sistema realimentado que foi
dimensionado tendo em conta a sua estabilidade, funcionando ele próprio (o OTA) em malha aberta.
Assim, não é necessário ter em conta a estabilidade do próprio amplificador, tendo este que ter uma
transcondutância não superior a 30µS, e uma LB superior a 32kHz para garantir a estabilidade do
CCPLL, como projectado no capítulo anterior. Outra consequência do amplificador estar inserido num
sistema realimentado, é a de este não precisar de nenhum esquema de compensação da sua tensão
de offset. Esta não idealidade do OTA é traduzida num excesso ou défice do valor de corrente de
saída do OTA em relação ao valor total das correntes de fuga, que origina um erro de
fase/frequência, que é detectado pelo PFD, e que por sua vez, faz diminuir ou aumentar a tensão de
entrada do OTA, compensando o seu offset.
5.2.1.Dimensionamento
À semelhança do CP, o primeiro passo no dimensionamento do OTA é a obtenção da excursão
da tensão na sua saída. Esta é imposta pela zona linear da característica do VCO, dado que a saída
do OTA está ligada à entrada do VCO, como representado na Figura 4.2. Assim, tendo em conta a
zona de operação linear do VCO e as variações das grandezas físicas causadas pelos PVT corners,
considera-se no dimensionamento o intervalo de variação da tensão de saída do OTA o indicado em
63
(5.17).
v OTA
out ∈ [ 400mV; 800mV ]
(5.17)
Os transístores de carga activa do par diferencial tipo p, Mcn0 e Mcn1, são dimensionados
para operar na zona de saturação como indicado em (5.18). Com o valor de VOD 250mV inferior à
mínima diferença de potencial entre o dreno e a fonte destes transístores, obtém-se a tensão de
overdrive indicada em (5.18), que tendo em atenção a condição (5.8) garante que os transístores
funcionam na região de inversão forte.
Mcn
min
VOD
= Vout
− 0,25 = 150mV
(5.18)
O mesmo raciocínio se aplica aos transístores de carga activa do par diferencial tipo n, Mcp0 e
Mcp1. Em (5.19) é imposta a condição para que estes funcionem na zona de saturação, onde o
mínimo valor da diferença de potencial entre a fonte e o dreno depende do máximo valor de tensão
na saída do OTA como indicado em (5.20). Assim, tendo em atenção o extremo superior do intervalo
indicado em (5.17), e substituindo (5.20) em (5.19), resulta o valor da tensão de overdrive indicado
em (5.21) para os transístores Mcp, que garante que estes funcionam na região de inversão forte.
Mcp
min
VOD
= VSD
− 0,25 [V]
(5.19)
min
max
VSD
= VDD − VOUT
= 400mV
(5.20)
Mcp
VOD
= 150mV
(5.21)
A tensão de overdrive dos transístores dos pares diferenciais, Mpd, é definida pelo valor de
corrente que os atravessa e pelas especificações de transcondutância do OTA. Como indicado em
(5.16), a transcondutância do amplificador é definida pela soma das transcondutâncias dos pares
diferenciais, que são dimensionadas para serem iguais, para que a característica do OTA seja
simétrica. Assim, dada a especificação da transcondutância da montagem de 30µS, resulta a
transcondutância indicada em (5.22), para cada par diferencial quando a tensão diferencial na sua
entrada é nula, cujo valor é o mesmo para a transcondutância de cada transístor constituinte dos
pares diferenciais.
A partir da equação (5.23), que é válida na zona de operação de saturação de um transístor
CMOS e deriva de (5.5) [19], calcula-se as tensões de overdrive dos transístores dos pares
diferenciais, considerando o valor de transcondutância (5.22) e o valor da corrente de dreno de cada
um que é de 1,25µA, como indicado na Figura 5.3. O valor resultante está indicado em (5.24),
garantindo que os transístores operam na região de inversão forte.
gm0 =
GM0
= 15μS
2
64
(5.22)
gm0 =
2 ⋅ ID
Mdp
VOD
(5.23)
Mdp
VOD
≅ 170mV
(5.24)
O funcionamento dos transístores das fontes de corrente, Msn2 e Msp1, na região de inversão
forte e na zona de saturação é limitado pelo valor da tensão de modo comum na entrada do OTA, que
é VCM=0,6V.
A diferença de potencial entre o dreno e a fonte do transístor Msn2 é definida conforme
indicado em (5.25), onde a diferença de potencial entre a porta e a fonte dos transístores do par
diferencial tipo n, é calculada a partir dos valores indicados em (5.3) e (5.24) da forma indicada em
(5.26). Desta forma, é obtido o valor de 180mV para a diferença de potencial entre o dreno e a fonte
do transístor Msn2, que tem de ser pelo menos 130mV superior à sua tensão de overdrive para que
este funcione na zona de saturação, resultando para esta última o valor indicado em (5.27), não
garantindo que o transístor funcione na região de inversão forte, dado que a condição (5.8) não é
satisfeita. Assim, o transístor Msn2, pode operar na região de inversão moderada onde não existem
modelos matemáticos que descrevam o seu funcionamento [19].
Dado que o transístor Msn2 faz parte de um espelho de corrente formado também pelos
transístores Msn0 e Msn1, o valor da tensão de overdrive destes últimos também é o indicado em
(5.27).
Msn2
Mdpn
VDS
= VCM − VGS
= 180mV
(5.25)
Mdpn
Mdpn
VGS
= VOD
+ Vthn = 420mV
(5.26)
Msn2
Msn2
VOD
= VDS
− 0,13 = 50mV
(5.27)
Fazendo um raciocínio idêntico no dimensionamento dos transístor Msp0 e Msp1, indicado
através das equações (5.28) a (5.30), concluí-se que o valor da tensão de overdrive destes
transístores é também de 50mV, podendo estes estarem também a funcionar na região de inversão
moderada.
A possibilidade dos transístores constituintes das fontes de corrente do OTA estarem a
funcionar na região de inversão moderada, pode invalidar o projecto efectuado para obter as suas
relações (W/L), dado que estes poderão não estar a operar na zona de saturação. Por isso, é de
extrema importância o ajuste posterior das relações (W/L), aquando das simulações ao nível eléctrico
do OTA, tendo em atenção o PFR de todos os seus transístores.
(
)
Msp1
Mdpp
VSD
= VDD − VCM + VSG
= 180mV
(5.28)
Mdpp
Mdpp
VSG
= VOD
+ Vthp = 420mV
(5.29)
Msp1
Msp1
VOD
= VSD
− 0,13 = 50mV
(5.30)
65
Concluído o dimensionamento das tensões de overdrive de todos os transístores do OTA, é
possível confirmar a hipótese dos transístores dos pares diferenciais estarem a operar na zona de
saturação. Observando os valores indicados em (5.31) e (5.32), que são obtidos através dos
resultados de (5.18), (5.20), (5.25) e (5.28), concluí-se que o módulo da diferença de potencial entre o
dreno e a fonte dos transístores dos pares diferenciais, é cerca de 450mV superior às suas tensões
de overdrive, pelo que estes estão a operar na zona de saturação.
Mdpn0
Mcp1
Msn2
VDS
= VDD − VSD
− VDS
= 620mV
(5.31)
Mdpp1
Msp1
Mcn1
VSD
= VDD − VSD
− VDS
= 620mV
(5.32)
Utilizando os valores de corrente que atravessam os transístores do OTA indicados na Figura
5.3, as tensões de overdrive dimensionadas, e os valores de kp indicados em (5.2), são calculadas as
relações entre as dimensões dos transístores, (W/L), que estão indicadas na Tabela 5.4, a partir da
expressão (5.15). Das relações obtidas facilmente se calcula as dimensões dos transístores indicadas
na mesma tabela, onde se utilizam as dimensões mínimas permitidas pela tecnologia.
Tal como no dimensionamento do CP as dimensões dos transístores indicadas servem apenas
para a primeira simulação, sendo reajustadas posteriormente de forma a atingir as especificações
desejadas, dado que existem parâmetros que não foram considerados no dimensionamento, como
por exemplo, a largura de banda do OTA ou a possibilidade de alguns transístores não estarem a
funcionar na zona de saturação.
Tabela 5.4 – Dimensões projectadas dos transístores do OTA.
Transístor
MOS
Mdpn0, Mdpn1
Mcn0, Mcn1
Msn0, Msn1
Msn2
Mdpp0; Mdpp1
Mcp0, Mcp1
Msp0
Msp1
Tipo
N
N
N
N
P
P
P
P
Kp
[µA/V2]
460
460
460
460
90
90
90
90
VOD
[V]
0,17
0,15
0,05
0,05
0,17
0,15
0,05
0,05
ID
[µA]
1,25
1,25
5
2,5
1,25
1,25
5
2,5
(W/L)
dimensionado
0,19
0,24
8,70
4,35
0,96
1,23
44,4
22,2
W
[µm]
0,23
0,23
1,14
0,57
0,23
0,23
5,78
2,89
L
[µm]
1,21
0,96
0,13
0,13
0,24
0,18
0,13
0,13
5.2.2.Simulações Eléctricas
Com o objectivo de confirmar se as dimensões dos transístores obtidas conduzem ao PFR
dimensionado, foi realizada uma simulação considerando todos os PVT corners, onde foi verificado
entre outros parâmetros, as correntes de dreno, as tensões de overdrive, e a diferença entre VDS e
VOD de cada transístor. Nesta simulação foi imposta uma tensão diferencial na entrada do OTA nula,
e uma variação na sua tensão de saída contemplando os extremos da gama indicada em (5.17).
Após várias iterações entre ajustes das dimensões dos transístores e simulações, obteve-se as
dimensões finais dos transístores do OTA indicadas na Tabela 5.5, onde se observa significativas
diferenças entre as relações (W/L) dimensionadas e finais.
66
O aumento da relação (W/L) dos transístores do par diferencial tipo p, Mdpp0 e Mdpp1, teve
como objectivo o aumento de VDS do transístor Msp1 para que este passasse a operar na zona de
saturação, dado que, com as dimensões projectadas este estava a operar na zona de tríodo. Estas
alterações, apesar de melhorarem a condição de funcionamento do transístor Msp1, não foram
suficientes, pois o aumento de (W/L) dos transístores do par diferencial está limitado pelo valor da
transcondutância da montagem. Assim, foi necessário aumentar consideravelmente a relação (W/L)
dos transístores Msp, para reduzir o seu valor VOD, até que Msp1 funcionasse na zona de saturação.
Como resultado, nos PVT corners mais desfavoráveis os transístores Msp ficaram a operar na região
de inversão moderada, sendo a única desvantagem, uma maior sensibilidade das suas
características de funcionamento às variações do processo de fabrico e condições de operação.
Os aumentos das relações (W/L) dos transístores do par diferencial tipo n, Mdpn0 e Mdpn1, e
dos do poço de corrente, Msn, têm as mesmas razões dos aumentos das relações (W/L) dos
transístores complementares, referidos no parágrafo anterior. Dado que o transístor Msn2 nos PVT
corners mais desfavoráveis, estava a operar perto da fronteira entre a zona de saturação e do tríodo,
procedeu-se ao ligeiro aumento indicado na Tabela 5.5 da sua relação (W/L) de forma a reduzir o seu
valor de VOD. O aumento da relação (W/L) dos transístores do par diferencial tipo n, teve origem na
necessidade do aumento de VDS do transístor Msn2, e da transcondutância do par diferencial, dado
que esta era inferior ao valor especificado de 15µS.
As relações de dimensões dos transístores de carga activa, mantiveram-se praticamente
inalteradas, aumentando-se apenas o comprimento dos seus canais de forma a aumentar a
impedância de saída do amplificador.
Tabela 5.5 – Dimensões finais dos transístores do OTA.
Transístor
MOS
Mdpn0, Mdpn1
Mcn0, Mcn1
Msn0, Msn1
Msn2
Mdpp0; Mdpp1
Mcp0, Mcp1
Msp0
Msp1
(W/L)
dimensionado
0,19
0,24
8,70
4,35
0,96
1,23
44,4
22,2
(W/L)
final
0,25
0,19
9,60
4,80
1,50
1,33
112,0
56,0
W
[µm]
0,5
0,5
4,8
2,4
1,5
2
28
14
L
[µm]
2
2,7
0,5
0,5
1
1,5
0,25
0,25
Na Figura 5.4 encontram-se as respostas em frequência do amplificador em malha aberta,
considerando três PVT corners, o típico, o que maximiza e o que minimiza o valor da
transcondutância do OTA em baixas frequências. Estas respostas foram obtidas variando a
frequência de um sinal diferencial sinusoidal na entrada do OTA com uma amplitude de 50mV e um
modo comum de 0,6V, e colocando na sua saída uma fonte de tensão ideal, de forma a garantir um
valor de tensão no nó de saída do OTA de 0,6V.
Observando a Figura 5.4 verifica-se que no PVT corner típico o valor da transcondutância em
baixas frequências é praticamente igual ao projectado (30µS), e concluí-se que o valor da largura de
banda do OTA é maior que o limite mínimo desejado de 32kHz (4.26), para qualquer PVT corner,
sendo de 80,7MHz no caso típico.
67
É ainda observável a existência de um zero na FT do OTA, que dado o seu valor de frequência
não interfere na Margem de Fase do sistema, tendo este sido considerado no estudo da estabilidade
do sistema CCPLL, através do script apresentado em Anexo C.
Figura 5.4 – Simulação AC do esquema eléctrico do OTA.
Figura 5.5 – Simulação DC do esquema eléctrico do OTA.
Na Figura 5.5 encontra-se o resultado de uma simulação DC do amplificador, considerando os
68
mesmos três PVT corners. Nesta simulação fixa-se a entrada inversora do OTA no valor VCM e variase a entrada não inversora, de forma a que a tensão diferencial na entrada do OTA varie de -104mV
a +104mV, para obter os valores extremos da corrente de saída do amplificador especificados. Na
saída do OTA é colocada uma fonte de tensão ideal para manter o potencial do nó de saída a 0,6V.
No gráfico inferior da Figura 5.5 está representada a variação da corrente de saída do
amplificador com a tensão diferencial de entrada. É possível observar que mesmo no PVT corner em
que o valor da transcondutância é menor, é obtido o valor de corrente máximo, em módulo, de 2,5µA,
cumprindo assim as especificações projectadas no capítulo anterior de compensar correntes de fuga
na malha principal do CCPLL com um valor compreendido no intervalo [-2,5µA; +2,5µA], mesmo nas
piores condições de operação. Verifica-se também que os valores de corrente extremos de cada PVT
corner são aproximadamente simétricos, concluindo-se que a característica de transcondutância do
amplificador é simétrica.
No gráfico superior da Figura 5.5 está representado o andamento da transcondutância do OTA
com a tensão diferencial de entrada, nos três PVT corners. Estas características são obtidas dividindo
a corrente de saída do gráfico inferior pela tensão diferencial de entrada. Observando a característica
em condições típicas, confirma-se também através desta simulação, que o valor da transcondutância
do OTA quando a tensão diferencial de entrada é nula, é cerca de 30µS, conforme dimensionado.
Através das características de transcondutância do OTA é ainda possível saber qual a máxima
variação do valor da sua transcondutância. O seu valor máximo é 39,4µS e o mínimo 25,3µS, que
conduz a uma tolerância máxima de ±32% em torno do valor nominal de 30µS. Este valor de
tolerância
é
um
valor
considerável
que
pode
comprometer
a
estabilidade
do
CCPLL, pelo que o projecto realizado no capítulo anterior necessita de ser reavaliado.
5.3. Dependência da Estabilidade do Sistema com as Variações dos
Parâmetros
No projecto de estabilidade do CCPLL realizado no capítulo anterior, assumiu-se que os
valores dos componentes do filtro de malha e dos parâmetros da malha de compensação eram fixos,
aquando da obtenção das margens de fase e larguras de banda indicadas na Tabela 4.1 e na Tabela
4.2, respectivamente. Na realidade os seus valores sofrem variações que dependem das condições
de operação e do processo de fabrico, como foi visto através das simulações eléctricas do CP e do
OTA. Dado que as variações referidas interferem com a estabilidade do CCPLL projectado, é
necessário prever qual a variação da margem de fase e da largura de banda deste, segundo as
tolerâncias dos vários componentes e parâmetros.
Assim, é realizada uma análise da estabilidade do CCPLL considerando as tolerâncias dos
vários componentes e parâmetros do sistema indicadas na Tabela 5.6. Das tolerâncias indicadas
realça-se o baixo valor de tolerância dos componentes do filtro de malha (R1, C1 e C2), dado que
estes são componentes discretos, e a relativa maior tolerância do condensador da malha de
compensação uma vez que este é integrado. As tolerâncias dos valores da corrente de CP, ICP, e de
transcondutância do OTA, GCL, derivam dos resultados obtidos nas simulações ao nível eléctrico
realizadas nas duas secções anteriores.
Através de um script equivalente ao apresentado em anexo C, obtêm-se as mínimas MFs e as
69
máximas LBs para cada configuração do AFE indicadas na Tabela 5.7. Estes valores são obtidos
calculando a MF e a LB de todas as funções de transferência resultantes de todas as combinações
dos valores extremos dos parâmetros apresentados na Tabela 5.6, e escolhendo a combinação que
minimiza a MF e a que maximiza a LB, que em geral não são as mesmas.
Tabela 5.6 – Tolerâncias dos componentes e parâmetros do CCPLL.
Parâmetro
Valor
ICP
KV
R1
C1
C2
α
CCL
GCL
(Ver Tabela 4.1)
(Ver Tabela 4.1)
1kΩ
0.5µF
8nF
100
60pF
30µS
Tolerância
(%)
±8%
±10%
±1%
±1%
±1%
±5%
±20%
±32%
Observação
Corrente do CP da malha principal
Ganho do VCO
Resistência do filtro de malha
Condensador do filtro de malha
Condensador para eliminação do ripple
Relação entre os valores de corrente dos CPs
Condensador da malha de compensação
Transcondutância do OTA
Tabela 5.7 – Valores mais desfavoráveis de estabilidade no domínio contínuo do CCPLL, considerando as
tolerâncias dos componentes e parâmetros para as várias configurações do AFE.
Hpixs*
Vpixs
640*480
800*600
1024*768
1280*1024
1600*1200
Freq.
Imagem [Hz]
60
72
75
56
60
72
75
60
70
75
60
75
85
60
65
70
75
Freq.
Linha [kHz]
31,5
37,7
37,5
31,5
37,9
48,1
46,9
48,4
56,5
60
64
80
91,1
75
81,3
87,5
93,8
Freq.
Pixel [MHz]
25,175
31,5
31,5
36
40
50
49,5
65
75
78,75
108
135
157,5
162
175,5
189
202,5
Min.
MF
43,8º
42,8º
42,7º
40,9º
41,5º
47,7º
47,4º
47,1º
47,5º
47,7º
50,4º
50,4º
50,9º
46,9º
47,0º
46,9º
46,9º
Máx. LB
(kHz)
4,8
4,6
4,6
4,3
4,4
5,6
5,6
5,5
5,6
5,6
6,4
6,4
6,6
5,4
5,5
5,4
5,4
Min.
Fref / LB
6,6
8,2
8,2
7,4
8,6
8,5
8,4
8,8
10,1
10,7
9,9
12,4
13,8
13,8
14,9
16,1
17,2
Comparando a média das MFs mínimas (46,4º) com a média das MFs típicas ou nominais
(59,3º), observa-se uma diminuição média das MFs de 12,9º, considerando as piores condições
possíveis em termos de estabilidade. Nesta análise observa-se ainda uma diminuição significativa da
relação entre a frequência do sinal de entrada do CCPLL e a sua LB, pondo em causa a análise da
estabilidade realizada no domínio contínuo, e portanto as MFs apresentadas na Tabela 5.7.
Dado que, considerando as tolerâncias dos componentes e dos parâmetros do CCPLL, a
condição de aproximação de um sistema discreto a um contínuo não é verificada, é efectuada uma
análise da estabilidade do CCPLL no domínio discreto. Através do método indicado no Anexo D, que
aplica a teoria apresentada em [2], [5] e [9], são obtidas as MFs reais do CCPLL indicadas na Tabela
5.8, cujo erro (ΔMF) máximo verificado em relação à análise contínua é de 3º.
70
Segundo a análise no domínio discreto, o mínimo valor observado da MF entre todas as
configurações do AFE é de 38,6º. Sendo este valor obtido em condições excepcionais de
funcionamento, correspondendo à reunião de todos os valores mais desfavoráveis dos componentes
e parâmetros do CCPLL, concluí-se que o sistema é estável considerando as tolerâncias indicadas na
Tabela 5.6, nomeadamente as dos blocos projectados nas últimas duas secções.
Tabela 5.8 – Mínimas MFs no domínio discreto do CCPLL, considerando as tolerâncias dos seus
componentes e parâmetros para as várias configurações do AFE.
Hpixs*
Vpixs
640*480
800*600
1024*768
1280*1024
1600*1200
Freq.
Imagem [Hz]
60
72
75
56
60
72
75
60
70
75
60
75
85
60
65
70
75
Freq.
Linha [kHz]
31,5
37,7
37,5
31,5
37,9
48,1
46,9
48,4
56,5
60
64
80
91,1
75
81,3
87,5
93,8
Freq.
Pixel [MHz]
25,175
31,5
31,5
36
40
50
49,5
65
75
78,75
108
135
157,5
162
175,5
189
202,5
Min.
MF
40,8º
40,9º
40,8º
38,6º
39,8º
45,8º
45,4º
45,3º
46,1º
46,4º
48,9º
49,5º
50,1º
46,2º
46,4º
46,4º
46,5º
ΔMF
3,0º
1,9º
1,9º
2,3º
1,7º
1,9º
2,0º
1,8º
1,4º
1,3º
1,5º
0,9º
0,8º
0,7º
0,6º
0,6º
0,5º
Figura 5.6 – Comparação dos parâmetros de estabilidade do CCPLL entre o domínio contínuo e o
discreto, referentes à 4ª configuração do AFE.
Na Figura 5.6 encontram-se os diagramas de Bode que conduzem aos valores máximo (a cor
71
preto), mínimo (a cor vermelha) e típico (a cor azul) das MFs do CCPLL, segundo uma análise no
domínio contínuo (linha contínua) e no discreto (a linha picotada), referentes à configuração com
menor MF do AFE. Neste diagrama é possível, para além de confirmar os valores representados na
Tabela 5.7 e na Tabela 5.8, saber em que condições estes são obtidos, isto é, se com os valores
máximos ou mínimos de cada componente ou parâmetro do CCPLL.
72
6.
Capítulo 6Equation Chapter 6 Section 1
6. Simulação Eléctrica de Topo do Sistema
Compensado
No Capítulo 4 foi efectuado o dimensionamento do CCPLL tendo em vista a sua estabilidade,
onde foram obtidos os parâmetros que permitiram o dimensionamento, no Capítulo 5, dos blocos
individuais CP e OTA, constituintes da malha de compensação. Nos dois capítulos referidos
confirmou-se o cumprimento das especifiçãoes iniciais por parte do CCPLL através simulações
comportamentais do sistema, e a obtenção dos parâmetros por parte do CP e do OTA através de
simulações ao nível eléctrico realizadas com o simulador HSPICE.
Neste capítulo é verificado o correcto funcionamento do CCPLL realizando uma simulação ao
nível eléctrico através do simulador HSIM da Synopsys. Infelizmente, dado o elevado tempo de
simulação ao nível eléctrico dos PLLs, é necessário fazer um conjunto de simplificações no esquema
de topo do CCPLL para poder observar o seu funcionamento num intervalo de tempo razoável.
No caso específico de um sistema de recuperação de sincronismo de vídeo, o PLL tem um
factor de multiplicação relativamente elevado, ou seja, durante um ciclo do sinal de entrada de
sincronismo horizontal, ocorrem geralmente um ou dois milhares de ciclos do sinal de saída. Sabendo
que estes sistemas têm um tempo médio de aquisição de sincronismo de cerca de mil ciclos do sinal
de entrada do PLL, torna-se difícil a sua simulação ao nível eléctrico devido ao excessivo tempo e
recursos necessários.
Para simplificar o processo de simulação ao nível eléctrico do CCPLL, e dado que se está
principalmente interessado em confirmar a convergência da malha de compensação e a estabilidade
do CCPLL, procede-se à remoção do divisor de frequência da malha de realimentação, mantendo a
mesma FT em malha aberta do CCPLL. Para isso, é substituído o VCO original pelo modelo
comportamental indicado na Figura 6.1, onde o valor do seu ganho, Kvco, é igual ao valor do ganho do
VCO real, Kv, dividido pelo factor multiplicativo do CCPLL, N, confome expresso em (6.1).
K vco =
Kv
⎡rad ⋅ s−1 ⋅ V −1 ⎤⎦
N ⎣
(6.1)
O modelo comportamental do VCO é constituído por uma fonte de tensão controlada por
tensão, cuja tensão de controlo, vcntp, faz parte do argumento da função seno indicada na Figura 6.1,
gerando na saída do VCO, com o auxílio da variável TIME (tempo de simulação) do simulador HSIM,
um sinal periódico cuja frequência é controlada pela tensão de entrada do VCO. As constantes, fcenter
e vcmpar, definem a frequência de oscilação do sinal de saída do VCO (fcenter) quando o sinal de
73
entrada do VCO vale vcmpar=0,6V. A capacidade localizada na entrada do modelo tem como objectivo
a modelação das capacidades parasitas localizadas na entrada do VCO real. A conversão de um
sinal de saída sinuzoidal, gerado pela função seno, num sinal praticamente rectangular é conseguida
pela elevada amplitude da função seno e pelos limites máximo (1,2V) e mínimo (0V) impostos ao
sinal de saída do VCO.
Figura 6.1 – Modelo comportamental do VCO utilizado para a simulação de topo do CCPLL.
A utilização do simulador HSIM em detrimento do simulador HSPICE, também tem como
objectivo a diminuição do tempo de simulação do sistema CCPLL, dada a opcionalidade de utilização
de modelos de transístores mais simples e métodos iterativos mais rápidos, ainda que os resultados
obtidos não sejam tão precisos.
Com as simplificações referidas, não é possível analisar a redução de jitter do sinal de saída do
CCPLL através de simulações ao nível eléctrico. Por exemplo, o ripple observado no sinal de controlo
do VCO devido às correntes de fuga, tem agora menor efeito na modulação da frequência do sinal de
saída do VCO dado o menor ganho deste. Assim, a simulação eléctrica tem como objectivo verificar a
convergência da corrente de saída da malha de compensação para o valor máximo das correntes de
fuga modelado (2,5µA), e a confirmação que a tensão de controlo do VCO estabiliza no valor
desejado.
O esquema eléctrico simplificado do CCPLL utilizado para a simulação de topo ao nível
eléctrico está representado na Figura 6.2. Este não tem o divisor de frequência e o ganho do VCO é
definido a partir da primeira configuração do AFE indicada na Tabela 2.3, tendo o valor indicado em
(6.2), considerando a equação (6.1). O valor da frequência central do VCO, fcenter, é definido para ser
o mesmo que a frequência do sinal de entrada, HSYNC, obrigando o valor da tensão de controlo do
VCO a ser 0,6V quando o CCPLL está em sincronismo. O sinal de entrada HSYNC é uma onda
quadrada cujo valor de frequência é de 100kHz, que é o mesmo que o da frequência do sinal de
saída, CLKOUT, devido à inexistência do divisor de frequência.
K vco =
118,3 × 106
= 148,06kHz V
799
(6.2)
O filtro de malha tem uma fonte de corrente em paralelo para modelar as correntes de fuga dos
díodos de protecção representados na Figura 1.2. Na simulação o valor da fonte de corrente é de
2,5µA, para modelar o valor máximo de correntes de fuga especificado.
74
COMPENSATION LOOP
CPCL
Icomp
CP
S3
S4
comp
CP
I
v REP
OTA
GCL
CCL
VCM
CPML
HSYNC
ICP
PFD
R
U
V
D
Vfeed
iC
Up
Down
VCO
LOOP-FILTER
S1
S2
Ileak
ICP
v LP
CLKOUT
R1
C1
C2
Figura 6.2 – Esquema eléctrico do CCPLL utilizado para a simulação de topo.
Na Figura 6.3 está reprensentado o resultado da simulação temporal do CCPLL da Figura 6.2.
Este foi obtido utilizando condições iniciais no nó de controlo do VCO para que a simulação começase com o sistema a operar perto da zona de sincronismo, reduzindo o tempo de simulação.
Figura 6.3 – Simulação de topo ao nível eléctrico do CCPLL.
No gráfico superior da Figura 6.3 está representado o andamento da tensão de controlo do
VCO, que convergiu para o valor 0,6V como desejado, dado que de definiu o valor da frequência
75
central do VCO igual ao valor da frequência do sinal de entrada.
No gráfico inferior da Figura 6.3 está representado o andamento da corrente de saída do OTA.
Através dele observa-se que após um andamento transitório, o valor de corrente de saída do OTA
estabiliza nos 2,5µA, igualando o valor das correntes de fuga, e portanto, os seus efeitos.
Desta forma, através da simulação ao nível eléctrico do CCPLL, também se conclui que o
sistema é estável e que cumpre as especificações iniciais de projectar um sistema que elimine o
efeito das correntes de fuga até um valor máximo em módulo de 2,5µA.
Devido ao já referido elevado tempo de simulação ao nível eléctrico do CCPLL e ao limitado
tempo de execução do presente trabalho, não foi possível obter resultados de simulações do CCPLL
sem considerar condições iniciais, que permitiriam observar a acquisição de sincronismo do sistema.
Seria também interessante obter o consumo de potência dos dois sistemas, CPLL e CCPLL, no
estado de sincronismo, com o objectivo de concluir qual o aumento do consumo de potência do
sistema proposto em relação ao original. Os dois pontos mencionados poderão ser considerados em
trabalhos futuros.
76
7.
Capítulo 7
7. Conclusões e Trabalhos Futuros
Neste trabalho foi proposto um sistema que atenua o efeito das correntes de fuga existentes
nos principais dispositivos localizados na malha principal de um CPLL, utilizado para a recuperação
de sincronismo de um sinal de vídeo. As correntes de fuga verificam-se essencialmente através dos
díodos de protecção que fazem a interligação do filtro de malha externo do CPLL à malha principal
deste, ou através dos condensadores do filtro de malha quando este é integrado. As correntes de
fuga referidas injectam ou retiram carga do filtro de malha do CPLL quando este se encontra no
estado de sincronismo, produzindo um aumento significativo de um padrão de jitter no sinal de saída
do CPLL, e originando a possibilidade do sistema perder o sincronismo na ausência do sinal de
sincronismo horizontal na entrada do CPLL.
O sistema de compensação proposto é baseado no já existente, e reduz o efeito das correntes
de fuga existentes na malha principal do CPLL quer este utilize um filtro de malha externo ou
integrado. O novo sistema consiste numa malha adicional constituída por um CP, um condensador
integrado e um OTA, cujo princípio de funcionamento é o de medir o erro de fase provocado pelas
correntes de fuga e a partir dele gerar uma corrente à saída do OTA que iguala o valor das correntes
de fuga, que por sua vez, é injectada no nó de controlo do VCO.
São apresentadas as FTs que regem o funcionamento em sincronismo da solução proposta, a
partir das quais se garante a estabilidade do sistema. As MFs e LBs obtidas são semelhantes às do
sistema original, sendo estas obtidas com um valor de corrente do CP da malha de compensação 100
vezes menor que o do CP da malha principal, com um valor da capacidade integrada de 60pF, e uma
transcondutância do OTA de 30µS.
Após o dimensionamento do sistema proposto, foram feitas simulações comportamentais deste
em MATLAB, de onde se concluiu que a resposta dinâmica do sistema é muito semelhante à do
sistema original, observando-se apenas um ligeiro aumento do tempo de estabelecimento que não
constitui nenhuma desvantagem, dado que se trata de um sistema de vídeo. Ainda através de
simulações comportamentais observou-se que o novo sistema atenua o jitter RMS do sinal de saída
cerca de 50 vezes, conseguindo fazê-lo para um valor de correntes de fuga máximo em módulo de
2,5µA.
Foram apresentados, dimensionados e simulados ao nível eléctrico, considerando variações de
processo de fabrico, de temperatura e do valor de tensão de alimentação, os blocos constituintes da
malha de compensação, de onde resultou um mismatch máximo de 10% para o CP, e uma tolerância
de ±32% para o valor de transcondutância do OTA. Foi ainda feita uma simulação de topo ao nível
eléctrico do sistema proposto, que confirmou a convergência global do sistema para o estado de
77
sincronismo e, em particular, a convergência da corrente de saída da malha de compensação para o
valor máximo de correntes de fuga modelado de 2,5µA.
Assim, é atingido o objectivo de projectar um novo sistema de recuperação de sincronismo de
vídeo, baseado no original, que é insensível às correntes de fuga existentes na sua malha principal, e
cuja implementação ocupa apenas mais cerca de 20% da área do sistema original, sendo a área
adicional praticamente toda ocupada pelo condensador da malha de compensação, que é realizado
apenas com 6 camadas de metal das 8 disponíveis na tecnologia CMOS da UMC de 0,13µm, para
que a carga armazenada neste são sofra perturbações relacionadas com possíveis correntes de fuga.
Em trabalhos futuros será interessante saber qual o aumento do consumo de potência da
solução proposta face ao sistema original, e obter através de simulações ao nível eléctrico o factor de
atenuação do jitter do sinal de saída, dado que devido a limitações relacionadas com o tempo de
simulação ao nível eléctrico, só foi possível obter este valor através de modelos comportamentais.
78
Bibliografia
[1]
R. Holzer, “A 1V CMOS PLL designed in high-leakage CMOS process operating at 10700MHz,” IEEE International Solid-State Circuits Conference, 10 pags. 2002.
[2]
K. Mayaram and U. Moon, “Analysis of a charge-pump phase-locked loops,” IEEE Trans.
Circuits and Syst., vol. 51, pp. 1665-1674, Set. 2004.
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B. Razavi, Phase-Locking in High-Performance System, From Devices to Architectures. IEEE
Press and John Wiley & Sons, Inc., 2003.
80
A.
Anexo A
Anexo A.
Script de Análise Contínua da
Estabilidade do CPLL
clear;
%% PHASE/FREQUENCY DETECTOR AND CHARGE-PUMP
% charge pump source and sink currents values [A]:
Icp = 75e-6;
% tranfer function [A/rad]:
Kp = Icp/(2*pi);
%% LOOP FILTER
% C2 = small capacitor value [F]:
C2 = 0.01e-6;
% C1 = big capacitor value [F]:
C1 = 0.1e-6;
% R1 = resistor value [Ohm]:
R1 = 1.5e3;
% low frequency gain:
Klp = 1/C2;
% zero frequency [rad]:
wzf = 1/(R1*C1);
% pole frequency [rad]:
wpf = (C1+C2)/(R1*C1*C2);
% transfer function:
Zf = tf(Klp*[1 wzf], [1 wpf 0]);
%% VCO
% gain [rad/s/V]:
Kv = 2*pi*118.3e6;
% transfer function [rad/V]:
Kvco = tf(Kv,[1 0]);
%% DOWN-SCALER
% ratio between output and input frequency:
N =799;
% transfer function:
Kn = 1/N;
%% OPEN LOOP TRANSFER FUNCTION
open_loop_tf = Kp*Zf*Kvco*Kn;
%% CLOSED LOOP TRANSFER FUNCTION
closed_loop_tf = feedback(Kp*Zf*Kvco, Kn);
%% select plot type
go = 1;
while(go == 1)
disp('CPLL Menu:');
disp(' 1-Plot open loop Bode diagram;');
disp(' 2-Plot Root-locus;');
disp(' 3-Plot closed loop pole-zero map;');
disp(' 4-Plot closed loop Bode diagram;');
disp(' 5-Quit');
user_entry = input('Enter selection: ', 's');
81
if strcmp(user_entry, '1') % open loop bode diagram plot
bode(open_loop_tf);
grid on;
title('Open Loop TF Bode Diagram');
%[Gm, Pm, Wg, Wp] = margin(open_loop_tf);
%str=['Phase Margin=' sprintf('{%.1f}', Pm) 'deg'];
%text(150, -70, str);
elseif strcmp(user_entry, '2') % root-locus plot
% open loop gain
Ko = Kp*Klp*Kv*Kn;
% tf to plot the root-locus
open_loop_rl_tf = open_loop_tf/Ko;
rlocus(open_loop_rl_tf);
grid on;
title('TF Root Locus');
elseif strcmp(user_entry, '3') % closed loop pole-zero map
pzmap(closed_loop_tf);
sgrid;
title('Closed Loop CPLL TF Pole-Zero Map');
elseif strcmp(user_entry, '4') % closed loop bode diagram plot
bodemag(closed_loop_tf);
grid on;
bw = bandwidth(closed_loop_tf)/(2*pi);
str=['BW(3dB)=' sprintf('%.1f', bw/1000) 'kHz'];
text(1500, -17, str);
elseif strcmp(user_entry, '5') % quit
go = 0;
end % if user_entry
end % while go
82
B.
Anexo B
Anexo B.
Valores dos Parâmetros dos Modelos do
CPLL e do CCPLL
clear;
%% CHARGE
Icp_000 =
Icp_001 =
Icp_010 =
Icp_011 =
Icp_100 =
Icp_101 =
Icp_110 =
Icp_111 =
PUMP CURRENT RANGES [A]:
50e-6;
75e-6;
100e-6;
125e-6;
150e-6;
175e-6;
200e-6;
225e-6;
%% VCO GAIN[rad/s/V] and FREE RUNNING FREQUENCY[/s] RANGES:
Kv_00 = 118.30e6; fv_00 = 32.04e6;
Kv_01 = 187.45e6; fv_01 = 53.27e6;
Kv_10 = 472.63e6; fv_10 = 128.1e6;
Kv_11 = 748.00e6; fv_11 = 213.1e6;
%% SELECTION OF THE PLLs MODE
disp('**************************************************************************');
disp('*
CPLL and CCPLL Configurations Menu
*');
disp('******************************************************************* ******');
disp('* 1-VGA(640*480), FrameFreq=60Hz, LineFreq=31.5kHz, PixelRate=25.175MHz *');
disp('* 2-VGA(640*480), FrameFreq=72Hz, LineFreq=37.7kHz, PixelRate=31.5MHz
*');
disp('* 3-VGA(640*480), FrameFreq=75Hz, LineFreq=37.5kHz, PixelRate=31.5MHz
*');
disp('* 4-SVGA(800*600), FrameFreq=56Hz, LineFreq=31.5kHz, PixelRate=36MHz
*');
disp('* 5-SVGA(800*600), FrameFreq=60Hz, LineFreq=37.9kHz, PixelRate=40MHz
*');
disp('* 6-SVGA(800*600), FrameFreq=72Hz, LineFreq=48.1kHz, PixelRate=50MHz
*');
disp('* 7-SVGA(800*600), FrameFreq=75Hz, LineFreq=46.9kHz, PixelRate=49.5MHz *');
disp('* 8-XGA(1024*768), FrameFreq=60Hz, LineFreq=48.4kHz, PixelRate=65MHz
*');
disp('* 9-XGA(1024*768), FrameFreq=70Hz, LineFreq=56.5kHz, PixelRate=75MHz
*');
disp('* 10-XGA(1024*768), FrameFreq=75Hz, LineFreq=60kHz, PixelRate=78.75MHz
*');
disp('* 11-SXGA(1280*1024), FrameFreq=60Hz, LineFreq=64kHz, PixelRate=108MHz
*');
disp('* 12-SXGA(1280*1024), FrameFreq=75Hz, LineFreq=80kHz, PixelRate=135MHz
*');
disp('* 13-SXGA(1280*1024),FrameFreq=85Hz, LineFreq=91.1kHz, PixelRate=157.5MHz*');
disp('* 14-UXGA(1600*1200), FrameFreq=60Hz, LineFreq=75kHz, PixelRate=162MHz
*');
disp('* 15-UXGA(1600*1200),FrameFreq=65Hz, LineFreq=81.3kHz, PixelRate=175.5MHz*');
disp('* 16-UXGA(1600*1200), FrameFreq=70Hz, LineFreq=87.5kHz, PixelRate=189MHz *');
disp('* 17-UXGA(1600*1200),FrameFreq=75Hz, LineFreq=93.8kHz, PixelRate=202.5MHz*');
disp('**************************************************************************');
go=1;
while(go==1)
user_entry = input('Enter selection: ', 's');
% DEFINITION OF CCPLL NOMINAL CHARACTERISTICS
% Fref -> input frequency [Hz]
% Fout -> output frequency [Hz]
% N -> ratio between output and input frequency
% Icp -> charge pump current [A]
% Kv -> VCO gain [rad/s/V]
if strcmp(user_entry, '1')
Fref=21.5e3; Fref2=31.5e3; Fout=25.175e6;
Icp_cpll=Icp_001; Kv_cpll=Kv_00;
83
Icp_ccpll=Icp_010; Kv_ccpll=Kv_00; f0=fv_00;
elseif strcmp(user_entry, '2')
Fref=27.7e3; Fref2=37.7e3; Fout=31.5e6;
Icp_cpll=Icp_001; Kv_cpll=Kv_00;
Icp_ccpll=Icp_010; Kv_ccpll=Kv_00; f0=fv_00;
elseif strcmp(user_entry, '3')
Fref=27.5e3; Fref2=37.5e3; Fout=31.5e6;
Icp_cpll=Icp_001; Kv_cpll=Kv_00;
Icp_ccpll=Icp_010; Kv_ccpll=Kv_00; f0=fv_00;
elseif strcmp(user_entry, '4')
Fref=21.5e3; Fref2=31.5e3; Fout=36e6;
Icp_cpll=Icp_010; Kv_cpll=Kv_00;
Icp_ccpll=Icp_011; Kv_ccpll=Kv_00; f0=fv_00;
elseif strcmp(user_entry, '5')
Fref=27.9e3; Fref2=37.9e3; Fout=40e6;
Icp_cpll=Icp_001; Kv_cpll=Kv_01;
Icp_ccpll=Icp_001; Kv_ccpll=Kv_01; f0=fv_01;
elseif strcmp(user_entry, '6')
Fref=38.1e3; Fref2=48.1e3; Fout=50e6;
Icp_cpll=Icp_001; Kv_cpll=Kv_01;
Icp_ccpll=Icp_010; Kv_ccpll=Kv_01; f0=fv_01;
elseif strcmp(user_entry, '7')
Fref=36.9e3; Fref2=46.9e3; Fout=49.5e6;
Icp_cpll=Icp_001; Kv_cpll=Kv_01;
Icp_ccpll=Icp_010; Kv_ccpll=Kv_01; f0=fv_01;
elseif strcmp(user_entry, '8')
Fref=38.4e3; Fref2=48.4e3; Fout=65e6;
Icp_cpll=Icp_010; Kv_cpll=Kv_01;
Icp_ccpll=Icp_011; Kv_ccpll=Kv_01; f0=fv_01;
elseif strcmp(user_entry, '9')
Fref=46.5e3; Fref2=56.5e3; Fout=75e6;
Icp_cpll=Icp_000; Kv_cpll=Kv_10;
Icp_ccpll=Icp_000; Kv_ccpll=Kv_10; f0=fv_10;
elseif strcmp(user_entry, '10')
Fref=50e3; Fref2=60e3; Fout=78.75e6;
Icp_cpll=Icp_000; Kv_cpll=Kv_10;
Icp_ccpll=Icp_000; Kv_ccpll=Kv_10; f0=fv_10;
elseif strcmp(user_entry, '11')
Fref=54e3; Fref2=64e3; Fout=108e6;
Icp_cpll=Icp_000; Kv_cpll=Kv_10;
Icp_ccpll=Icp_001; Kv_ccpll=Kv_10; f0=fv_10;
elseif strcmp(user_entry, '12')
Fref=70e3; Fref2=80e3; Fout=135e6;
Icp_cpll=Icp_000; Kv_cpll=Kv_10;
Icp_ccpll=Icp_001; Kv_ccpll=Kv_10; f0=fv_10;
elseif strcmp(user_entry, '13')
Fref=81.1e3; Fref2=91.1e3; Fout=157.5e6;
Icp_cpll=Icp_000; Kv_cpll=Kv_11;
Icp_ccpll=Icp_000; Kv_ccpll=Kv_11; f0=fv_11;
elseif strcmp(user_entry, '14')
Fref=65e3; Fref2=75e3; Fout=162e6;
Icp_cpll=Icp_000; Kv_cpll=Kv_11;
Icp_ccpll=Icp_000; Kv_ccpll=Kv_11; f0=fv_11;
elseif strcmp(user_entry, '15')
Fref=71.3e3; Fref2=81.3e3; Fout=175e6;
Icp_cpll=Icp_000; Kv_cpll=Kv_11;
Icp_ccpll=Icp_000; Kv_ccpll=Kv_11; f0=fv_11;
elseif strcmp(user_entry, '16')
Fref=77.5e3; Fref2=87.5e3; Fout=189e6;
Icp_cpll=Icp_000; Kv_cpll=Kv_11;
Icp_ccpll=Icp_000; Kv_ccpll=Kv_11; f0=fv_11;
elseif strcmp(user_entry, '17')
Fref=83.8e3; Fref2=93.8e3; Fout=202.5e6;
Icp_cpll=Icp_000; Kv_cpll=Kv_11;
Icp_ccpll=Icp_000; Kv_ccpll=Kv_11; f0=fv_11;
else
disp('Try another number!!!');
continue;
end %if user_entry
go=0;
end % while go
84
%% GENERAL CPLL and CCPLL CHARACTERISTICS
% higher voltage value permited at any node [V]:
Vlim = 1.2;
% frequency multiplication
N=round(Fout/Fref2);
% VCO middle range voltage
Vcm = Vlim/2;
% VCO output range around free running frequency [%]:
VcoRange = 50;
% VCO gain from vdd [Hz/V]:
Kvdd = 0;
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% DATA TO CPLL %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%% PHASE-FREQUENCY DETECTOR
% output minimum pulse width [s]:
tmin_cpll = 0.5e-9;
%% CHARGE-PUMP
% mismatch between source and sink currents [%]:
cpmis_cpll = 2;
% leakage [A]:
cpleak_cpll = Icp_cpll*(0.01/100);
%% LOOP FILTER
% small capacitor value [F]:
C2_cpll = 0.01e-06;
% big capacitor value [F]:
C1_cpll = 0.1e-06;
% resistor value [Ohm]:
R1_cpll = 1.5e3;
% total leakage current [A]:
lfleak_cpll = 2.5e-6;
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% DATA TO CCPLL %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%% PHASE-FREQUENCY DETECTOR
% output minimum pulse width [s]:
tmin_ccpll = 0.5e-9;
%% CHARGE-PUMP
% mismatch between source and sink currents [%]:
cpmis_ccpll = 2;
% leakage [A]:
cpleak_ccpll = Icp_ccpll*(0.01/100);
%% LOOP FILTER
% small capacitor value [F]:
C2_ccpll = 8e-09;
% big capacitor value [F]:
C1_ccpll = 0.5e-06;
% resistor value [Ohm]:
R1_ccpll = 1e3;
% total leakage current [A]:
lfleak_ccpll = 2.5e-6;
%% COMPENSATION LOOP CHARGE-PUMP
% ratio between compensated CPLL charge-pumps currents:
alfa = 100;
% source and sink current values [A]:
Icpcomp_ccpll = Icp_ccpll/alfa;
% mismatch between source and sink currents [%]:
cpcompmis_ccpll = 10;
% leakage [A]:
cpcompleak_ccpll = Icpcomp_ccpll*(0.01/100);
%% COMPENSATION LOOP CAPACITOR
% capacitor value [F]:
Ccomp = 60e-12;
%% OPERATIONAL TRANSCONDUTANCE AMPLIFIER
% transcondutance value [S]:
85
Gcomp = 30e-6;
% bandwidth [rad/s]:
wpa1 = 2*pi*100e3;
% second pole [rad/s]:
wpa2 = 2*pi*1e6;
% third pole [rad/s]:
wpa3 = 2*pi*10e6;
% first zero [rad/s]:
wza1 = 2*pi*1.5e6;
% input offset voltage [V]:
Voff = 10e-3;
% output Saturation Current [A]:
Isat = 5e-6;
%% END
disp('You can simulate now :)');
86
C.
Anexo C
Anexo C.
Script de Análise Contínua da
Estabilidade do CCPLL
clear;
%%%%%%%%%%%%%%%%%%%%%% DATA TO NON COMPENSATED CPLL %%%%%%%%%%%%%%%%%%%%%%%
%% PHASE/FREQUENCY DETECTOR AND CHARGE-PUMP
% charge pump source and sink currents values [A]:
Icp_ncomp = 75e-6;
% tranfer function [A/rad]:
Kp_ncomp = Icp_ncomp/(2*pi);
%% LOOP FILTER
% C2 = small capacitor value [F]:
C2 = 0.01e-06;
% C1 = big capacitor value [F]:
C1 = 0.1e-06;
% R1 = resistor value [Ohm]:
R1 = 1.5e3;
% low frequency gain:
Klp = 1/C2;
% zero frequency [rad]:
wzf = 1/(R1*C1);
% pole frequency [rad]:
wpf = (C1+C2)/(R1*C1*C2);
% transfer function:
Zf = tf(Klp*[1 wzf], [1 wpf 0]);
%% VCO
% gain [rad/s/V]:
Kv = 2*pi*118.3e6;
% transfer function [rad/V]:
Kvco = tf(Kv,[1 0]);
%% DOWN-SCALER
% ratio between output and input frequency:
N =799;
% transfer function:
Kn = 1/N;
%% OPEN LOOP TRANSFER FUNCTION
open_loop_ncomp_tf = Kp_ncomp*Zf*Kvco*Kn;
%% CLOSED LOOP TRANSFER FUNCTION
closed_loop_ncomp_tf = feedback(Kp_ncomp*Zf*Kvco, Kn);
%%%%%%%%%%%%%%%%%%%%%%%% DATA TO COMPENSATED CCPLL %%%%%%%%%%%%%%%%%%%%%%%%
%% MAIN PHASE/FREQUENCY DETECTOR AND CHARGE-PUMP
% charge pump source and sink currents values [A]:
Icp_comp = 100e-6;
% tranfer function [A/rad]:
Kp_comp = Icp_comp/(2*pi);
87
%% LOOP FILTER
% C2 = small capacitor value [F]:
C2_cl = 0.008e-06;
% C1 = big capacitor value [F]:
C1_cl = 0.5e-06;
% R1 = resistor value [Ohm]:
R1_cl = 1e3;
% low frequency gain:
Klp_cl = 1/C2_cl;
% zero frequency [rad]:
wzf_cl = 1/(R1_cl*C1_cl);
% pole frequency [rad]:
wpf_cl = (C1_cl+C2_cl)/(R1_cl*C1_cl*C2_cl);
% transfer function:
Zf_cl = tf(Klp_cl*[1 wzf_cl], [1 wpf_cl 0]);
%% SECONDARY PHASE/FREQUENCY DETECTOR AND CHARGE-PUMP
% ratio between two charge-pump current values:
alfa = 100;
% charge pump source and sink currents values [A]:
Icp_cloop = Icp_comp/alfa;
% tranfer function [A/rad]:
Kp_cloop = Icp_cloop/(2*pi);
%% COMPENSATION LOOP CAPACITOR
% value [F]:
Ccl = 60e-12;
% transfer function[Ohm]:
Zc =tf(1,[Ccl 0]);
%% OPERATIONAL TRANSCONDUTANCE AMPLIFIER
% transcondutance value [S]:
Gcl = 30e-6;
% first pole frequency [rad/s]:
wpa1 = 2*pi*100e3;
% second pole frequency [rad/s]:
wpa2 = 2*pi*1e6;
% third pole frequency [rad/s]:
wpa3 = 2*pi*10e6;
% first zero frequency [rad/s]:
wz1 = 2*pi*1.5e6;
% select OTA transfer function [S]:
select = 1;
while (select == 1)
disp('Select CCPLL OTA transfer function:');
disp(' 1-OTA without poles;');
disp(' 2-OTA with one pole;');
disp(' 3-OTA with two poles;');
disp(' 4-OTA with three poles;');
disp(' 5-OTA with three poles and one zero;');
user_entry = input('Enter selection: ', 's');
if strcmp(user_entry, '1') % OTA without poles
Kota = Gcl;
select = 0;
elseif strcmp(user_entry, '2') % OTA with one pole
Kota = tf(Gcl*wpa1, [1 wpa1]);
select = 0;
elseif strcmp(user_entry, '3') % OTA with two poles
Kota = tf(Gcl*wpa1*wpa2, [1 wpa1+wpa2 wpa1*wpa2]);
select = 0;
elseif strcmp(user_entry, '4') % OTA with three poles
Kota = tf(Gcl*wpa1*wpa2*wpa3, [1 wpa1+wpa2+wpa3
wpa1*wpa2+wpa1*wpa3+wpa2*wpa3 wpa1*wpa2*wpa3]);
select = 0;
elseif strcmp(user_entry, '5') % OTA with three poles and one zero
Kota = tf(Gcl*wpa1*wpa2*wpa3/wz1*[1 wz1], [1 wpa1+wpa2+wpa3
wpa1*wpa2+wpa1*wpa3+wpa2*wpa3 wpa1*wpa2*wpa3]);
select = 0;
end % if user_entry
end % while select
88
%% OPEN LOOP TRANSFER FUNCTION
open_loop_comp_tf = (Kp_comp+Kp_cloop*Zc*Kota)*Zf_cl*Kvco*Kn
%% CLOSED LOOP TRANSFER FUNCTION
closed_loop_comp_tf = feedback((Kp_comp+Kp_cloop*Zc*Kota)*Zf_cl*Kvco, Kn);
%%%%%%%%%%%%%%%%%%%%%%%%%%%%% SELECT PLOT TYPE %%%%%%%%%%%%%%%%%%%%%%%%%%%%
go = 1;
while(go == 1)
disp('Select CCPLL plot type:');
disp(' 1-Plot CCPLL open loop Bode diagram;');
disp(' 2-Plot CCPLL vs CPLL open loop Bode diagram;');
disp(' 3-Plot CCPLL Root-locus;');
disp(' 4-Plot CCPLL open loop Bode and Root-locus;');
disp(' 5-Plot CCPLL closed loop pole-zero map;');
disp(' 6-Plot CCPLL closed loop Bode diagram;');
disp(' 7-Plot CCPLL vs CPLL closed loop Bode diagram;');
disp(' 8-Quit');
user_entry = input('Enter selection: ', 's');
if strcmp(user_entry, '1') % open loop CCPLL bode diagram plot
bode(open_loop_comp_tf);
title('Open Loop CCPLL TF Bode Diagram');
grid on;
elseif strcmp(user_entry, '2') % open loop CCPLL vs CPLL bode diagram
bode(open_loop_ncomp_tf, 'b');
hold on;
bode(open_loop_comp_tf, 'm');
grid on;
title('Open Loop CPLL and CCPLL TF Bode Diagram');
hold off;
elseif strcmp(user_entry, '3') % CCPLL root-locus plot
% open loop gain
Ko = Kp_comp*Klp_cl*Kv*Kn;
% tf to plot the root-locus
open_loop_comp_rl_tf = open_loop_comp_tf/Ko;
rlocus(open_loop_comp_rl_tf);
title('CCPLL TF Root Locus');
grid on;
elseif strcmp(user_entry, '4') % plot CCPLL open loop Bode and Root-locus
subplot(1,2,1);
bode(open_loop_comp_tf);
grid on;
subplot(1,2,2);
% open loop gain
Ko = Kp_comp*Klp_cl*Kv*Kn;
% tf to plot the root-locus
open_loop_comp_rl_tf = open_loop_comp_tf/Ko;
rlocus(open_loop_comp_rl_tf);
grid on;
elseif strcmp(user_entry, '5') % CCPLL closed loop pole-zero map
pzmap(closed_loop_comp_tf);
sgrid;
elseif strcmp(user_entry, '6') % CCPLL closed loop bode diagram plot
bode(closed_loop_comp_tf);
grid on;
elseif strcmp(user_entry, '7') % CCPLL closed loop bode diagram plot
bode(closed_loop_ncomp_tf, 'b');
hold on;
bode(closed_loop_comp_tf, 'm');
grid on;
hold off;
elseif strcmp(user_entry, '8') % quit
go = 0;
end % if user_entry
end % while go
89
D.
Anexo DEquation Chapter 4 Section 1
Anexo D.
Análise da Estabilidade do CCPLL no
Domínio Discreto
A maioria dos CPLLs, na sua análise de estabilidade, são considerados sistemas contínuos.
Contudo, devido à natureza discreta do PFD, a aproximação ao tempo contínuo destes sistemas
introduz uma quantidade significativa de erro. Um sistema amostrado geralmente tem mais problemas
de estabilidade que um sistema contínuo. Em particular, um sistema PLL, analógico, de segunda
ordem é incondicionalmente estável para qualquer valor do seu ganho de malha, enquanto que, o
sistema equivalente amostrado pode tornar-se instável para valores elevados do ganho de malha.
A aproximação do sistema CPLL a um sistema contínuo, é razoável se a largura de banda
deste for cerca de 1/10 da frequência de amostragem do PFD (ou menor). Caso contrário, é
necessário incorporar a natureza discreta no modelo de análise do sistema.
Dado que o sistema de compensação projectado, CCPLL, é também um sistema discreto
devido à integração do bloco PFD, e não se verificando a condição de aproximação referida, em
condições de funcionamento mais desfavoráveis, é necessário construir um modelo discreto que
permita avaliar correctamente a sua estabilidade.
O desenvolvimento do modelo discreto do CCPLL, que se apresenta de seguida, assenta na
teoria apresentada em [9]. O modelo utiliza a transformação de impulsos invariantes para converter
parte da FT do CCPLL do domínio contínuo para o discreto, permitindo que o sistema seja
integralmente analisado no domínio discreto, quando se encontra em sincronismo.
Em [2] e [5] recorrendo à teoria de Espaço de Estados, são obtidas as equações de estado do
CPLL, e é demonstrado que estas descrevem exactamente o comportamento do sistema, mesmo na
aquisição de sincronismo. Estas equações de estado são de grande utilidade para a implementação
de programas informáticos que modelam o comportamento do CPLL, mas devido à sua não
linearidade, são de difícil aplicação em modelos teóricos. Assim os autores de [2] e [5] linearizam as
equações de estado obtidas, de forma a obterem funções de transferências no domínio discreto que
espelham bem o comportamento do CPLL quando este está em sincronismo.
A utilização da transformada de impulsos invariantes e a aplicação da teoria de Espaço
Estados, são dois métodos diferentes que permitem analisar a estabilidade do CPLL em sincronismo
no domínio discreto. É interessante notar que estes conduzem a FTs do CPLL exactamente iguais
como provado em [2]. Assim, tendo a transformada de impulsos invariantes uma maior facilidade de
aplicação, justifica-se a sua utilização para a obtenção da FT do CCPLL no domínio discreto.
91
A ideia base na aplicação da transformada de impulsos invariantes é a de obter o modelo
discreto do CCPLL a partir do seu modelo equivalente contínuo. Para isso, este método considera
que os pulsos que contêm a informação do erro de fase/frequência gerados na saída do PFD têm
uma duração muito menor que o período do sinal de entrada do sistema (menor que 5% de Ti [2]),
podendo nesta situação, a saída do PFD, ser aproximada por um pente de Dirac’s. Esta
transformação está ilustrada na Figura D.1, para um CPLL.
O procedimento para mapear o modelo contínuo do CCPLL num modelo equivalente discreto,
utilizando a transformada de impulsos invariantes, pode ser resumida em três passos:
1. Cálculo da resposta impulsional LG(t), correspondente à FT, LG(s), através da transformada
inversa de Laplace.
2. Amostrar a resposta impulsional LG(t), através de um pente de Dirac’s, cujos impulsos são
espaçados do valor do período do sinal de entrada (Ti) do CCPLL, de forma a obter a resposta
impulsional discreta LG(nTi).
3. Calcular a transformada Z de LG(nTi) para obter a FT discreta LG(z).
Figura D.1 – Aplicação da transformada de impulsos invariantes a um CPLL (extraído de [2]).
Com o objectivo de transformar a descrição da malha de compensação, do filtro de malha e do
VCO do CCPLL do domínio contínuo para o discreto, a partir do diagrama de blocos do CCPLL
representado na Figura D.2, obtém-se o diagrama equivalente representado na Figura D.3, após
algumas manipulações matemáticas.
PDCL
1
α
CAPACITOR
OTA
Vrep ( s )
Icomp
(s)
d
ZCCL ( s )
K ota ( s )
Ic ( s )
Φi ( s ) +
∑
−
Φe ( s )
Φf ( s )
PDML
ICP
2π
Id ( s )
+ LOOP-FILTER
+
∑
Zf ( s)
Vlp ( s )
VCO
Kv
s
DOWN-SCALER
Kn
Figura D.2 – Diagrama de blocos do modelo incremental do CCPLL no domínio contínuo.
92
Φo ( s )
De forma a preservar a resposta impulsional conjunta da malha de compensação, do VCO e do
filtro de malha, na transformação do domínio contínuo para o discreto, é aplicada a transformada
inversa de Laplace à FT conjunta destes blocos, F(s), indicada em (D.1), que depois de amostrada
como indicado no ponto 2, é aplicada a transformada Z, obtendo a transformada de impulsos
invariantes do conjunto dos três blocos, F(z).
Existe uma função no programa MATLAB que permite obter a transformada de impulsos
invariantes, F(z), directamente da FT no domínio contínuo F(s). A sua sintaxe está indicada em (D.2),
onde o segundo parâmetro especifica a frequência de amostragem do PFD.
F ( s)
Φi ( s ) +
∑
−
Φe ( s )
COMPENSATION LOOP
PDML
ICP
2π
Φf ( s )
Id ( s )
1+
1
⋅ ZCCL ( s ) ⋅ K ota ( s )
α
Itotal ( s )
LOOP-FILTER
Vlp ( s )
Zf ( s )
VCO
Kv
s
Φo ( s )
DOWN-SCALER
Kn
Figura D.3 – Diagrama de blocos do modelo incremental do CCPLL, simplificado, no domínio contínuo.
F(s) =
Kv
⎡ 1
⎤
⋅ Zf (s) ⎢1 + ⋅ ZCCL (s) ⋅ Kota (s)⎥
s
⎣ α
⎦
(D.1)
F ( z ) = c2d (F(s), 1/fi , 'imp' )
(D.2)
Uma vez obtida a FT conjunta da malha de compensação, do VCO e do filtro de malha no
domínio discreto, F(z), todo o sistema pode ser analisado no domínio discreto através do modelo de
pequenos sinais representado na Figura D.4, válido perto da zona de sincronismo. Neste modelo é de
realçar que a FT conjunta do PFD e do CP é dividida pelo valor da frequência de entrada, fi, conforme
efectuado em [9], dado que a realização da transformada Z referida no ponto 3, altera o ganho de
malha de 1/Ti.
A partir do modelo da Figura D.4, obtêm-se as FTs do CCPLL em malha aberta e em malha
fechada no domínio discreto indicadas em (D.3) e (D.4), respectivamente, que são analisadas de
forma igual às FTs do sistema equivalente contínuo.
PDML
Φi ( z ) +
∑
−
Φe ( z )
ICP
2πfi
Id ( z )
F (z)
Φo ( z )
Φf ( z )
DOWN-SCALER
Kn
Figura D.4 – Diagrama blocos do modelo incremental do CCPLL no domínio discreto.
93
LG ( z ) =
Φo ( z )
Φi ( z )
=
ICP
⋅ F ( z ) ⋅ Kn
2πfi
ICPF ( z )
2πfi + ICPF ( z ) Kn
(D.3)
(D.4)
De forma a observar a concordância entre as FTs no domínio contínuo e discreto do sistema
CCPLL, são obtidos os diagramas de Bode representados na Figura D.5. Nesta figura, a azul,
encontra-se representada a amplitude e fase da FT em malha aberta do CCPLL no domínio contínuo,
estudada no Capítulo 4 (4.8), correspondente à primeira configuração do AFE. Os restantes
andamentos, a rosa e a vermelho, são as amplitudes e fases da FT em malha aberta (D.3) do sistema
equivalente discreto, considerando duas frequências de amostragem. Os valores destas frequências
de amostragem (frequência de entrada do CCPLL) foram escolhidos de modo a que num caso a
condição de aproximação do sistema ao tempo contínuo fosse respeitada (a rosa), e no outro, não (a
vermelho).
Através da Figura D.5 é observado que quando o valor da frequência de amostragem é muito
maior que o da largura de banda do sistema (20x), o erro de avaliação da MF que se comete em
considerar o sistema contínuo é relativamente pequeno (1,1º). Pelo contrário, quando a condição de
aproximação não é respeitada, como no exemplo a vermelho, onde o valor da frequência de
amostragem é da mesma ordem de grandeza do da largura de banda do sistema (3x maior), o erro
cometido na avaliação da estabilidade é grande (34.8º).
Figura D.5 – Variação da MF do CCPLL com o valor da sua frequência de entrada.
Na Figura D.6 encontram-se as respostas em malha fechada do sistema CCPLL a um escalão
unitário na sua entrada. A azul é considerada a FT em malha fechada do sistema com a aproximação
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ao tempo contínuo indicada em (4.28), e a rosa e a vermelho a FT equivalente no domínio discreto,
indicada em (D.4).
Também através das respostas temporais observadas na Figura D.6, se conclui que a FT no
domínio contínuo é uma fiel representação da resposta real do CCPLL quando é respeitada a
condição de aproximação, dada a sobreposição existente entre as respostas temporais a azul e rosa.
Já no caso de a condição de aproximação não ser verificada, observa-se que a resposta temporal
obtida através da modelação do sistema no domínio contínuo é muito diferente da obtida através da
modelação deste no domínio discreto, sendo neste caso, toda a análise realizada no domínio
contínuo inválida.
Figura D.6 – Comparação das respostas impulsionais do CCPLL no domínio contínuo e discreto.
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