MicroElectrónica
Ano Lectivo 2004/2005
Trabalho de Laboratório
Desenvolvimento de uma Célula
Digital Combinatória
Marcelino Santos, F. Gonçalves, J. P. Teixeira
Abril, 2005
1
ATENÇÃO
Todas as simulações eléctricas devem ser realizadas no programa Pspice.
1. Introdução
Neste trabalho pretende-se que o aluno dimensione, desenhe a implantação
(layout) e caracterize uma célula combinatória CMOS.
Cada grupo deverá desenvolver uma célula diferente. Na página de Internet da
disciplina indica-se a célula atribuída a cada. Procure minimizar: (1) o desempenho
(tempo de atraso), (2) a área de implantação da célula e (3) a sua dissipação de potência.
Na secção 5 são indicados os elementos a incluir no relatório.
2. Dimensionamento
Na primeira fase deste trabalho, elabore o esquema eléctrico da célula que foi
atribuída ao grupo. Essa representação deverá ser efectuada no nível de transístor.
Na segunda fase do trabalho, realize o dimensionamento analítico dos
transístores que compõem a célula. Siga o procedimento descrito no Anexo 1 para
determinar os valores dos KP equivalentes. Para efectuar o dimensionamento deve ainda
ter atenção aos seguintes aspectos:
•
Os estímulos aplicados na entrada (ou entradas) da célula devem ter tempos de
subida e de descida de 1 ps.
•
Deve ser adicionada uma capacidade parasita de carga de 3 fF, Cload, ligada à
saída da célula1, como forma de modelar a capacidade de entrada de outra
célula ligada nesse nó.
•
As dimensões dos transístores devem ser múltiplas de 0.1 µm, pois esta é a
resolução mínima deste processo de fabrico. A largura mínima do canal dos
transístores, Wmin, é 0.6 µm, e o comprimento mínimo, Lmin, é 0.2 µm.
•
Deve utilizar os parâmetros dos transístores da tecnologia CMOS 0.18 µm
que se indicam na tabela 1.
.MODEL N1 NMOS
+ LEVEL = 3
+ LD = 0.010U
+ PHI = 0.500
+ CGSO = 0.0p
VTO = 0.50
THETA = 0.200
KAPPA = 0.080
CGDO = 0.0p
U0 = 0.038 [m2/V.s]
GAMMA = 0.350
VMAX = 100.00K
TOX = 4.0E-9
.MODEL P1 PMOS
+ LEVEL = 3
+ LD = 0.010U
+ PHI = 0.200
+ CGSO = 0.0p
VTO = -0.60
THETA = 0.300
KAPPA = 0.010
CGDO = 0.0p
U0 = 0.030 [m2/V.s]
GAMMA = 0.400
VMAX = 100.00K
TOX = 4.0E-9
Tabela 1: Parâmetros típicos dos transístores da tecnologia CMOS 0.18 µm.
NOTA: O Microwind2 [1] gera ficheiros SPICE com valores incorrectos
para alguns parâmetros dos TMOS.
Questões:
A. Que efeito é modelado através dos parâmetros GAMMA e PHI ?
B. Que fenómeno físico é modelado pelo parâmetro VMAX, e como afecta ele o
tempo de propagação da célula combinatória ?
1
Esta capacidade deve ser ligada entre o nó de saída e a massa (VSS).
2
Para validar a correcção do projecto efectuado, deve realizar uma simulação
eléctrica no programa Pspice [2] (simulação pré-layout). Nesta simulação deve
adicionar 2 capacidades ao nó de saída da célula:
Cload = 3 fF
capacidade de entrada de uma célula ligada ao nó de saída
(capacidade já atrás referida)
Cout = 5 fF
capacidade que modela a capacidade parasita associada ao nó de
saída da célula. Esta capacidade destina-se a tornar a simulação
mais realista. Na simulação pós-layout não será necessário
introduzir esta capacidade, pois o programa Microwind2 [1]
calcula o valor correcto desta capacidade, introduzindo-o no
ficheiro SPICE.
A medição dos tempos de atraso deve ser efectuada entre cada uma das entradas e a
saída da célula (a 50% de VDD). No entanto, as entradas que permanecem inalteradas
também influenciam o tempo de atraso. Assim, os estímulos a aplicar em todas as
entradas de célula devem ser escolhidos criteriosamente, de forma a proporcionar o
tempo de atraso mais desfavorável.
3. Projecto Físico (Desenho)
Durante a fase de desenho devem ser consideradas as especificações geométricas
do Template da Biblioteca ME018 (do 1º Trabalho de Laboratório). Para que a célula
ocupe a menor área possível, o que irá constituir um dos critérios de avaliação, procure
utilizar as distâncias mínimas permitidas por este processo de fabrico.
Após o desenho da célula deverá criar um ficheiro SPICE (opção: File -> Convert
Info -> SPICE netlist) para efectuar a simulação (simulação pós-layout) no programa
Pspice. No ficheiro SPICE criado pelo Microwind2 deve:
1. adicionar a capacidade Cload ao nó de saída da sua célula (o valor correcto
da capacidade Cout já terá sido considerada no processo de extracção).
2. corrigir o valor dos parâmetros dos TMOS extraídos incorrectamente
pelo Microwind2.
4. Caracterização da Célula
Para a célula desenvolvida deve ser criada uma página que resuma as principais
características (data sheet). Em anexo é apresentado o exemplo de uma data sheet.
A informação contida na data sheet deve contemplar (pelo menos) os seguintes
items:
1. Área da Célula (µ
µm x µm)
2. Número de Transístores MOS
3. Capacidade de cada um dos Nós de Entrada
4. Tempos de Atraso com Carga Típica de 3 fF
Para medir os tempos de atraso da célula deve, como se referiu, incluir no
ficheiro SPICE um condensador de 3 fF (Cload) ligado entre o nó de saída da
célula e a massa (VSS).
Atendendo a que o processo de fabrico e as condições de operação da célula são
susceptíveis de variações, devem ser consideradas diferentes condições de
3
simulação (ver tabela 2). Para cada uma destas condições devem ser calculados
os tempos de atraso da célula, tal como se pode observar na data sheet em
anexo.
Condições
de simulação
Mínima
Típica
Máxima
Temperatura
(oC)
-55
27
100
VDD
(V)
2.2
2.0
1.8
Tabela 2: Condições de simulação a utilizar na obtenção dos tempos de atraso.
As condições típicas correspondem aos valores por defeito do Microwind2.
Para os outros dois casos deve ser utilizado uma novo ficheiro tecnológico. Para
tal, considere os parâmetros tecnológicos que conduzem a transístores MOS
mais rápidos (fast) ou mais lentos (slow) que os descritos pelos parâmetros
típicos (tabela 1), e que são dados nas tabelas 3 (SLOW) e 4 (FAST). Em cada
um destes casos deve ser seleccionada uma nova tecnologia (opção File ->
Select Foundry) indicando o nome do ficheiro correspondente ao modelo
pretendido. De seguida deve ser repetida a extracção da célula, com a
consequente criação de um ficheiro em formato SPICE. Alternativamente, a
alterações de parâmetros pode ser realizada directamente no ficheiro .CIR, antes
da simulação com o Pspice.
.MODEL N1 NMOS
+ LEVEL = 3
+ LD = 0.010U
+ PHI = 0.500
+ CGSO = 0.0p
VTO = 0.60
THETA = 0.200
KAPPA = 0.080
CGDO = 0.0p
U0 = 0.038 [m2/V.s]
GAMMA = 0.450
VMAX = 100.00K
TOX = 4.0E-9
.MODEL P1 PMOS
+ LEVEL = 3
+ LD = 0.010U
+ PHI = 0.200
+ CGSO = 0.0p
VTO = -0.70
THETA = 0.300
KAPPA = 0.010
CGDO = 0.0p
U0 = 0.030 [m2/V.s]
GAMMA = 0.480
VMAX = 100.00K
TOX = 4.0E-9
Tabela 3: Parâmetros típicos dos transístores da tecnologia CMOS 0.18 µm (SLOW).
.MODEL N1 NMOS
+ LEVEL = 3
+ LD = 0.010U
+ PHI = 0.500
+ CGSO = 0.0p
VTO = 0.40
THETA = 0.200
KAPPA = 0.080
CGDO = 0.0p
U0 = 0.038 [m2/V.s]
GAMMA = 0.300
VMAX = 100.00K
TOX = 4.0E-9
.MODEL P1 PMOS
+ LEVEL = 3
+ LD = 0.010U
+ PHI = 0.200
+ CGSO = 0.0p
VTO = -0.50
THETA = 0.300
KAPPA = 0.010
CGDO = 0.0p
U0 = 0.030 [m2/V.s]
GAMMA = 0.350
VMAX = 100.00K
TOX = 4.0E-9
Tabela 4: Parâmetros típicos dos transístores da tecnologia CMOS 0.18 µm (FAST).
Para as condições extremas (máximas e mínimas) deve constar uma linha no
ficheiro SPICE indicando a temperatura pretendida para a simulação (.TEMP <
temp. value > (degrees Centigrade) no Pspice), de acordo com a tabela 2.
5. Tempos de Atraso com Carga Variável
Para avaliar o modo como o tempo de atraso é afectado pela carga colocada na
saída da célula, o valor do condensador Cload introduzido no item anterior deverá
4
variar de 0 a 100 fF. Para cada incremento da capacidade Cload deverá ser medido
(e registado) o tempo de atraso. Na data sheet anexa pode ser visualizado um
gráfico que exemplifica os resultados obtidos para a célula nand3 da biblioteca
CMOS IDlib (1.5 um).
6. Produto Potência-Atraso
O produto potência-atraso (PDP, Power-Delay Product) constitui um factor de
mérito de um circuito. O PDP corresponde simplesmente à energia consumida
pelo circuito como resultado das transições que ocorrem nas tensões dos nós
(nós internos e saídas) desse circuito.
Para a caracterização da célula pretende-se determinar o PDP resultante de cada
uma das transições da saída (L → H e H → L).
Como o Pspice não calcula o valor da potência e, por consequência, também
não calcula o PDP, é vulgarmente utilizado o circuito representado na figura 1
para determinar o PDP.
Assim, deve adicionar ao seu ficheiro SPICE, a descrição correspondente a esse
circuito, onde o valor de C pode ser qualquer, enquanto R deverá ter um valor
muito elevado (por exemplo, 1G Ω). A fonte de corrente representada na figura
corresponde a uma fonte de corrente controlada pela corrente na fonte de
alimentação do circuito (VDD) [F <(+) node (-) node > < controlling V device
name > < gain > no PSPICE]. O factor k deve ser calculado através da equação
seguinte:
k = VDD . C
Utilizando este processo, ao fim do tempo de simulação, obtém-se como tensão
V0 um valor equivalente à energia consumida pela célula, bastando substituir as
unidades de Volts (tensão) por Joules (energia).
Nota: Ao adicionar o circuito da figura 1 deve também indicar que inicialmente
o condensador está descarregado (comando .IC < V(node) > = < value > (Initial
bias point Condition) no PSPICE).
Vo = Energia
C
k iDD
R
Figura 1: Circuito integrador utilizado para cálculo da energia consumida pela célula.
5. Elaboração do Relatório
O Relatório deve incluir, pelo menos, os seguintes elementos para avaliação:
1. A resposta às Questões A e B
2. O esquema eléctrico da célula a nível de transístor.
3. Os cálculos efectuados para dimensionar os transístores NMOS e PMOS.
4. Os resultados da simulação pré-layout.
5. A implantação (layout) da célula. Para facilitar a interpretação do layout deve
identificar, pelo menos, os nós de entrada e saída (metal 2).
5
6. Os resultados da simulação pós-layout.
7. Justificação para as eventuais diferenças observadas entre as simulações prélayout e pós-layout.
8. A página de dados (data sheet) da célula.
Em conjunto com o Relatório (em papel) deve ser incluída uma diskette contendo:
1. A versão electrónica do Relatório
2. Os layouts das células (ficheiros Microwind2 com extensão .msk).
3. Os ficheiros SPICE utilizados para a obtenção dos tempos de atraso
apresentados na data sheet. Inclua apenas os ficheiros utilizados para a obtenção
dos valores típicos (condições de simulação típicas e carga típica de 3 fF).
Referências
[1] Etienne Sicard, “Microwind e Dsch (Version 3.0) – User´s Manual Lite version”,
INSA, Março 2004, (em http://www.microwind.org/)
[2] OrCAD 10.0 Demo Software: http://www.orcad.com/download.orcaddemo.aspx
ou
ICAP/4Windows Demo 8.x.11 : http://www.intusoft.com/demos.htm
6
Anexo 1
Características ID(VDS) dos Transístores da Tecnologia CMOS
0.18
Por simulação eléctrica no Pspice2, obtenha uma característica estática ID(VDS)
para os transístores NMOS e PMOS da tecnologia CMOS 0.18 µm. Considere apenas
transístores com as seguintes dimensões:
NMOS:
W = 0.6 µm L = 0.2 µm
W = 1.2 µm L = 0.2 µm
W = 1.2 µm L = 0.4 µm
(W/L) = 3
(W/L) = 6
(W/L) = 3
PMOS:
W = 1.5 µm L = 0.2 µm
W = 3.0 µm L = 0.2 µm
W = 3.0 µm L = 0.4 µm
(W/L) = 7.5
(W/L) = 15
(W/L) = 7.5
A característica deve ser obtida para │VGS│= VDD = 2V, devendo ser utilizados os
modelos dos transístores que se encontram descritos na tabela 1.
.MODEL N1 NMOS
+ LEVEL = 3
+ LD = 0.010U
+ PHI = 0.500
+ CGSO = 0.0p
VTO = 0.50
THETA = 0.200
KAPPA = 0.080
CGDO = 0.0p
U0 = 0.038 [m2/V.s]
GAMMA = 0.350
VMAX = 100.00K
.MODEL P1 PMOS
+ LEVEL = 3
+ LD = 0.010U
+ PHI = 0.200
+ CGSO = 0.0p
VTO = -0.60
THETA = 0.300
KAPPA = 0.010
CGDO = 0.0p
U0 = 0.030 [m2/V.s]
GAMMA = 0.400
VMAX = 100.00K
TOX = 4.0E-9
TOX = 4.0E-9
Tabela 1: Parâmetros típicos dos transístores da tecnologia CMOS 0.18 µm.
NOTA: O Microwind2 gera ficheiros SPICE com valores incorrectos
para o parâmetro LD.
Para cada um dos transístores, utilize a característica obtida no Pspice para
determinar a corrente ID quando │VDS│ = │VGS│ = VDD.
Utilizando as equações do modelo de nível 1, determine o valor do KP (= µ0 . Cox)
equivalente para cada um dos transístores, de tal forma que, na saturação, o valor da
corrente ID obtido analiticamente se torne igual ao valor da corrente ID obtido através de
simulação eléctrica.
2
Sugestão: utilize o Microwind2 para obter o ficheiro SPICE, desenhando 6 transístores com as
dimensões indicadas.
7
Anexo 2
IDlib
process ECPD15
REV 1.0
Standard Cells
3 INPUT NAND
NAND3
A
B
C
Y = (A & B & C)
Y
ns
4.5
tplh
typ
max
min
4.0
PARAMETER
Size
VALUE
UNIT
27.4x60.0
um2
3.5
tplh
tphl
3.0
tplh
tphl
2.5
Transistors
6
2.0
Cin_A
0.016
pF
1.5
Cin_B
0.015
pF
1.0
Cin_C
0.015
pF
tplh
0.5
0
0
0.2
0.4
0.6
0.8
1.0
1.2
1.4
1.6
1.8 pF
PARAMETER
FROM
TO
MIN
TYP
MAX
UNIT
tplh
ANY
Y
0.62
0.76
0.95
ns
tphl
ANY
Y
0.44
0.54
0.73
ns
∆ tplh
ANY
Y
0.71
1.06
1.62
ns/pF
∆ tphl
ANY
Y
0.98
1.37
2.01
ns/pF
8