Transístores MOS
João Canas Ferreira
Universidade do Porto
Faculdade de Engenharia
2012-02-17
Assuntos
1 Modelo de funcionamento do transístor MOS
2 Condensadores intrínsecos
3 Correntes de fugas
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Transístores MOS
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O que é um transístor?
Fonte: [Weste11]
à Um interrutor controlado por tensão
VGS ≥ VT
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|VGS |
Req
G
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Tensão de limiar
p
p
VT = VT0 + γ
| − 2φF + VSB | − | − 2φF |
√
2qSi NA
γ=
Cox
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Cox =
ox
tox
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(capacidade por unid. área)
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Efeito de corpo
Fonte: [Rabaey03]
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Transístor de canal longo
à Curva tensão/corrente (VDD = 2,5 V)
à Condição de saturação: VDS > VGS − VT
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Modelo para análise manual (1)
à VGT < 0 (corte)
Definindo:
VGT = VGS − VT
IDS = 0
à VGT > 0, VDS < VGT (zona linear ou resistiva)
2 V
W
IDS = kn0
(VGS − VT )VDS − DS
L
2
à VGT > 0, VDS > VT (saturação)
G
VGS
IDS
S
D
ID = f(VGS )
kn0 W
=
(VGS − VT )2 (1 + λVDS )
2 L
à Tensão de limiar:
p
p
VT = VT0 + γ
| − 2φF + VSB | − | − 2φF |
à
kn0 = µn Cox
β = µn Cox WL
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µn : mobilidade dos eletrões
λ: fator de modulação de canal
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Transístor de canal curto
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Saturação de velocidade
Fonte: [Rabaey03]
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Comparação
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Modelo unificado para análise manual (2)
Para transístor NMOS:
à Definindo: VGT = VGS − VT
à Vmin = min(VGT , VDS , VDSAT )
à VGT 6 0
G
IDS = 0
VGS
S
D
à VGT > 0
ID = f(VGS )
IDS
W
= kn0
L
2 Vmin
VGT Vmin −
(1 + λVDS )
2
à Tensão de limiar
p
p
VT = VT0 + γ
| − 2φF + VSB | − | − 2φF |
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Zonas de funcionamento
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Transístor PMOS
Fonte: [Rabaey03]
à As variáveis assumem valores negativos
à Condição de corte: VGT > 0
à No modelo de análise manual: Vmin → Vmax = max(VGT , VDS , VDSAT )
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Resistência equivalente
à Ron é não-linear, variável com t
e depende do ponto de funcionamento
à Aproximação: valor que leve ao
mesmo tempo de descarga de um
condensador entre VDD e VDD /2.
Req
Req
1
=
2
1
=
t2 − t1
Z t2
Ron (t) dt
ou
t1
Req ≈
VDD
VDD /2
+
IDSAT (1 + λVDD ) IDSAT (1 + λVDD /2)
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1
(Ron (t1 ) + Ron (t2 ))
2
3 VDD
≈
4 IDSAT
5
1 − λVDD
6
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Evolução da resistência equivalente
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Parâmetros para processo de 0,25 µm
à Parâmetros do modelo unificado
√
VT0 (V) γ ( V) VDSAT (V)
NMOS
PMOS
0,43
−0,4
0,4
−0,4
0,63
−1
k’ (A/V2 )
λ (1/V)
111 × 10-6
−30 × 10-6
0,06
−0,1
à Resistência equivalente Req para W/L=1.
(Para outros transístores, dividir Req por W/L)
VDD (V)
NMOS (kΩ)
PMOS (kΩ)
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1
1,5
2
2,5
35
115
19
55
15
38
13
31
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Condensadores intrínsecos do transístor MOS
CGS = CGCS + CGSO
CSB = CSdiff
CGD = CGCD + CGDO
CDB = CDdiff
CGB = CGCB
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Capacidades da porta
CGB = Cgate =
ox
WL
tox
CGSO = CGDO = Cox xd W = C0 W
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Capacidade da porta: regimes de operação
Fonte: [Rabaey03]
Região
CGCB (Cgb )
CGCS (Cgs )
CGCD (Cgd )
Corte
Linear
Saturação
Cox WL
0
0
0
Cox WL/2
(2/3)Cox WL
0
Cox WL/2
0
à Regiões mais importantes: saturação e corte.
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Comportamento da capacidade da porta
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Capacidades de difusão
Fonte: [Rabaey03]
Cdiff = Cbottom + Csw = Cj × área + Cjsw × perímetro
Cdiff = Cj LS W + Cjsw (2LS + W)
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Capacidade de junção (díodo)
Fonte: [Rabaey03]
φ0 = φT ln(
NA ND
)
n2i
φT =
KT
= 26 mV
q
a
300 K
VD : tensão aos terminais da junção pn
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Linearização da capacidade de junção
à Substituir uma capacidade nãolinear por uma capacidade equivalente, linear,
que movimente a mesma quantidade de carga para a variação de tensão de
interesse.
Ceq =
Qj (Vhigh ) − Qj (Vlow )
∆Qj
=
= Keq Cj0
∆VD
Vhigh − Vlow
à Manipulando a expressão obtém-se:
Keq
−φm
0
=
(φ0 − Vhigh )1−m − (φ0 − Vlow )1−m
(Vhigh − Vlow )(1 − m)
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Parâmetros capacitivos para processo de 0,25 µm
NMOS
PMOS
Cox
(fF/µm2 )
CO
(fF/µm)
Cj0
(fF/µm2 )
mj
φb
(V)
6
6
0,31
0,27
2
1,9
0,5
0,48
0,9
0,9
NMOS
PMOS
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Cjsw0
(fF/µm)
mjsw
φbsw
(V)
0,28
0,22
0,44
0,32
0,9
0,9
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Origens das correntes de fugas
I
I
Transístor em OFF apresenta pequenas correntes
Origem:
|IDS | 6= 0 para VGS < VT (substhreshold current)
corrente entre porta e substrato (através do isolante da porta)
3 corrente de fugas das junções fonte/substrato e dreno/substrato
1
2
Fonte: [Weste11]
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Exemplo: curva I-V para processo 65 nm
Fonte: [Weste11]
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Corrente fonte/dreno
à A corrente neste regime é dada por:
IDS = IDS0 e
I
I
VGS −VT +ηVDS
nVT
−VDS
1 − e −VT
n: parâmetro dependente do processo (valor típico: 1,3–1,7)
η: coeficiente usado para modelar o efeito do campo elétrico criado por
VDS sobre VT (DIBL = drain-induced barrier lowering):
VT = VT0 − ηVDS
I
IDS0 : corrente no limiar (geralmente obtida por simulação/medida)
IDS0 = β VT 2 e1,8
I
1,8: valor empírico
A evolução da corrente é caraterizada pelo declive S:
d log10 (IDS ) −1
= nVT ln(10)
S=
dVGS
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Corrente porta/substrato
à Origem: efeito de túnel direto (efeito quântico) [afeta muito mais nMOS]
à A corrente de fugas pode ser estimada por:
VDD 2 −B Vtox
IG = WA
e DD
tox
A e B são constantes ligadas à tecnologia.
Fonte: [Weste11]
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Correntes de fugas das junções
Fonte: [Weste11]
I
I
Junções contra-polarizadas: corrente de fugas 0,1–0,01 fA/µm2
Para concentrações de dopantes elevadas (fonte ou dreno) podem ganhar
importância vários mecanismos:
I
I
band-to-band tunneling (BTBT) provoca uma corrente de fugas junto da
parede lateral para a zona do canal (maior concentração de dopante);
gate-induced drain leakage (GIDL): ocorre quando a porta se sobrepõe ao
dreno (com tensão de dreno alta e tensão de porta baixa).
Apenas importante quando tensão de porta vem abaixo de 0 (nMOS) [numa
tentativa de reduzir corrente de fugas IDS ].
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Referências
à As figuras usadas provêm dos seguintes livros:
Rabaey03 J. M. Rabaey et al, Digital Integrated Circuits, 2ª edição,Prentice
Hall, 2003.
http://bwrc.eecs.berkeley.edu/icbook/
Weste11 N. Weste, D. Harris, CMOS VLSI Design, 4ª edição, Pearson
Education, 2011.
http://www3.hmc.edu/~harris/cmosvlsi/4e/index.html
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