TEORIA
DE
ELETRÔNICA DIGITAL II
Prof.: JOSÉ OCTAVIO GUIMARÃES
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Eletrônica Digital II
Prof.: José Octavio Guimarães
ELETRÔNICA DIGITAL II
CAPÍTULO I
-
Multivibradores Monoestáveis e Astáveis
Aplicações
CAPÍTULO II
-
-
Multivibradores Biestáveis “FLIP-FLOPs”
Flip-Flops tipo:
SR – Set-Reset
D - Data
T - Toggle
JK
Preset e Clear
Aplicações
CAPÍTULO III
-
Contadores de Pulsos Binários:
a) Contadores assíncronos
b) Décadas assíncronas
c) Contadores síncronos
d) Décadas síncronas
e) Geradores de seqüência
f) Divisores de freqüência
CAPÍTULO IV
-
Registradores de Deslocamento “Shift-Registers”
a) Conversor série-paralelo
b) Conversor paralelo-série
c) Registros
d) Buffers
e) Saída “Three-State”
CAPÍTULO V
-
Análise de Circuitos Seqüenciais: “Máquinas Seqüenciais”
a) Diagrama de Estados
b) Mapas de Estados
c) Modelo Mealy
d) Determinação da seqüência de saída para qualquer seqüência de entrada
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CAPÍTULO VI
-
Síntese de circuitos Seqüenciais
a) Estados Equivalentes
b) Tabela de Implicantes Mínimos
c) Simplificação de Estados Equivalentes
d) Métodos de Otimização
e) Síntese de Circuitos Seqüências na Forma Mínima
f) Síntese de Circuitos Reconhecedores de Seqüência
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CAPÍTULO I
Multivibradores
1.1 - Multivibradores Monoestáveis (ME )
O multivibrador monoestável é um circuito que possui apenas um estado estável.
Através de um sinal de controle, o monoestável vai para o estado instável,
permanecendo nele por um intervalo de tempo determinado pelos componentes do
circuito, e retorna ao estado estável, onde permanece indefinidamente até a aplicação de
um novo pulso de gatilhamento.
Há alguns monoestáveis disponíveis na forma de circuitos integrados TTL. Entre estes
podemos citar o 74121 ou 74221, que não é redisparável (ou retrigável) e o 74122 ou
74123, que é redisparável. Estes monoestáveis possuem saídas complementares Q e Q e
o 74123 possui uma entrada Clear. A duração do pulso de saída é aproximadamente
0,7RC, mas o valor exato deve ser obtido através de curvas fornecidas pelo manual.
1.2 - Multivibradores Monoestáveis ( M.E. ) Não Retrigáveis – CI 74121 ou 74221
A duração do pulso de saída é determinada por um capacitor C conectado entre o pino
10 e o pino 11, e um resistor R conectado entre o pino 11 e o pino 14 (Vcc) para o
CI74121
74121 ME Não Retrigável
A1; A2 e B são entradas de controle
OBS.: O CI 74 221 é equivalente a dois integrados 74121
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Características técnicas
CT => Ciclo de trabalho ( Duty-Cycle )
CT =
TON
TON + TOFF
Ciclo de trabalho ( Duty-Cycle ): É a razão da duração do pulso de saída para o período
total do pulso de disparo de entrada, expressa em porcentagem. Um ciclo de trabalho
maior que 90%, geralmente poderá causar uma operação não confiável no circuito. A
razão para isto é que deve ser fornecido um tempo suficiente para o circuito recuperarse entre os pulsos de disparo da entrada.
Das especificações do fabricante: CT< 90%
CT =
TON
< 90%
TON + TOFF
CT =
TON
< 0,9
TON + TOFF
TON < 0.9 TON + 0.9 TOFF
0.1 TON< 0.9 TOFF
ou
TOFF >
TON
9
Essa condição deve ser satisfeita. Na prática temos que uma vez disparado o ME, um
novo disparo do dispositivo só poderá ocorrer para um tempo tal que TOFF > TON pois,
9
caso contrário o dispositivo assume comportamento aleatório.
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Ex :
Verificamos que o intervalo entre os pulsos de disparo tem que respeitar a relação
acima.
Tabela de Controle
Característica Schmit Trigger da Porta Ind.
Seja a porta Ind com as entradas comuns, na qual aplicamos o sinal Vi, distorcido
harmonicamente.
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VT - ( 0,8 V ) Nível de Threshold Inferior é um nível que abaixo do qual, a lógica
reconhece a entrada como baixa.
VT+ ( 2,2 V ) Nível de Threshold Superior é nível acima do qual, a lógica reconhece a
entrada como alta.
OBS.: Schmitt Trigger ou disparador Schmitt
O disparador Schmitt é usado como quadrado ou restaurador de formas de onda
(exemplo anterior), tendo em vista uma característica especial que apresenta,
denominada histerese. A figura abaixo ilustra um disparador Schmitt com componentes
discretos e mostra também formas de onda de entrada e saída que esclarecem o seu
funcionamento.
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PG = pulso de gatilho
Os circuitos Schmitt Trigger são usados ainda quando a entrada apresenta taxa de
variação menor que 1V/µs, que é a velocidade reconhecível pela lógica TTL.
EX: Determinar a forma de onda Q de saída, sendo dados Rext =1KΩ; Cext =1µF e TOFF
= 1,3ms
Ex:
Construir um oscilador astável a partir de monoestáveis, com freqüência de 1khz e
ciclo de trabalho de 20%. Freqüência de trabalho: 1 MHZ
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Inicialmente, com alimentação ligada, o 1o ME ( multivibrador monoestável), na
condição A1 = Q2 = 0, A2=Vcc e B = 0 (CH1 aterrada) e no 2o ME ( multivibrador
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monoestável), na condição A1 = Q1 = 0, A2=Vcc e B = Vcc, o que garante que ambos
os ME tem saída baixa (Q1= Q2 = 0).
Acionando a chave CH1 para Vcc, produzimos uma transição positiva na entrada B do
1o ME (condição 8 da tabela verdade) o que produzirá um pulso na saída Q1 com
duração dada por TON = 0,7.R1C1. Ao final do pulso de saída Q1 , ou seja, na transição
de descida de Q1, o 2o ME será disparado (condição 5 da tabela verdade) e Q2 ficará em
nível alto por 0,7.R2C2
O disparo do 1o ME ocorrerá por ocasião do retorno à zero em Q2 ( transição negativa),
como mostra a condição 6 da tabela verdade.
Determinação dos componentes do oscilador
C.T =
TON
= 0 ,2 ⇒ TON = 0,2T ON + 0,2T OFF
TON − TOFF
0,8TON = 0,2TOFF
T=
1
⇒ TON = TOFF
4
1
1
=
= 1ms
f 1KHz
TON + TOFF = 1ms
1
TOFF + TOFF = 1ms
4
⇒
TOFF = 0,8ms
e TON = 0,2ms
TON1 = 0,2ms
TON = 0,7.R1C1
Se escolhermos um capacitor de 100nF, teremos:
0,2ms = 0,7.R1.100nF
R1 =
0,2 x10 −3
≅ 2,8 KΩ
0,7 x100 x10 −9
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TON2 = 0,8ms
TON = 0,7.R2C2
Se escolhermos um capacitor C2 de 100nF, teremos:
0,8ms = 0,7.R1.100nF
R1 =
0,8 x10 −3
≅ 11,4 KΩ
0,7 x100 x10 −9
Cálculo do ciclo de trabalho do 2º ME
CT2 =
0,8 x10 −3
= 80 % OK pois é ≤ 90%
0,8x10 −3 + 0,2 x10 −3
Formas de Onda na Saída Q dos ME:
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1.3 - Multivibradores Monoestáveis Retrigáveis – CI 74122 ou 74123
Entre alguns monoestáveis disponíveis na família TTL, podemos destacar o CI74122,
que é redisparável, possui saídas complementares Q e Q e uma entrada Clear
assíncrona. A duração do pulso de saída é determinada por um capacitor C conectado
entre os pinos 11 e 13 e um resistor R conectado entre o pino 11 e Vcc.
Para operação normal, a entrada CLR deve ficar em “1” já que CLR =0 inibe o disparo e
força Q = 0, e Q =1. As entradas A1, A2, B1 e B2 são para disparo do monoestável, o
que pode ser conseguido de diversos modos. Por exemplo, se A1 = A2 = 0 e B2 = 1,
uma transição positiva em B1 dispara o circuito; se A1 = B1 = B2 = 1, uma transição
negativa em A2 provoca o disparo.
As entradas de disparo não utilizadas devem ser mantidas no nível lógico adequado e
nunca deixadas abertas.
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Principais Características:
TON = 0,7.Rex.Cex
TON = TON + TOFF
Logo TOFF = 0
Ciclo de trabalho=100% isto é
C.T =
TON
TON
T
=
= ON = 1
TON + TOFF TON + 0 TON
EX:
Como aplicação do monoetável retrigável faremos a montagem de um circuito capaz de
detectar a falta de energia (AC).
Implementar um circuito para detenção de falta de energia(AC) e comutação para uma
fonte alternada.
Ou podemos usar o 74122
Obs: - Podemos utilizar o CI 7413 ou CI 7414
O primeiro pulso na entrada B faz iniciar a duração T da saída Q. Antes de terminar o
intervalo T, ocorre um segundo pulso, oque obriga a sáida Q a permanecer em H por
mais um tempo de duração T , medido a partir do flanco positivo do segundo pulso.
Antes de novo intervalo T ocorre um terceiro pulso, do que resulta que a saída Q deve
permacer em H por mais um intervalo de duração T em cuja situação permanecerá
enquanto houver incidência de pulso durante o estado semi-estável.
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CLR = L ; Q = L, em qualquer situação enquanto houver pulso na linha.Q=H (led
aceso).
f = 60 Hz
T = 1/60 = 16,66 ms
Ton >16 ms
Ton = K . Rext . Cext ( 1 + 0,7/ Rt)
Considerando C = 2,2µ F
17 ms = 0,32. Rext . 2,2 x 10-6 ( 1 + 0,7/ Rext )
Rext = 17x10- 3 - 0,32x 2,2x10 - 6 x 0,7/ 0,32 x 2,2 x 10 - 6
Rext = 27 KΩ
01 transistor BC 547B
1
2
3
entrada B
Conclusão:
No momento que falta energia, 18 ms depois da descida de onda quadrada
ocorre a transferência do sistema.
Obs: Razão da existência da RL
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A figura abaixo mostra como ocorre a operação de retrigagem do CI SN 74123: o
primeiro pulso na entrada B faz iniciar a duração T da saída Q (Q=H). Antes de
terminar o intervalo T; ocorre um segundo pulso, o que obriga a saída Q a permanecer
em H mais um intervalo de duração T medido a partir do flanco positivo do segundo
pulso. Antes do novo intervalo T ocorre um terceiro pulso, do que resulta que a saída Q
deve permanecer em H mais um intervalo de duração T em cuja situação permanecerá
enquanto houver incidência de pulsos durante o estado semi-estável. Na figura não se
registra mais nenhum pulso, logo a saída Q voltará a L assim que completar o último
intervalo T. É evidente que foi suposto que o terminal CLR deve ter permanecido no
estado H (desabilitado). O sinal de CLR é assíncrono e tem preponderância sobre os
efeitos na saída Q. Logo CLR = L, Q = L, em qualquer situação. No circuito desta
experiência, enquanto houver pulsos na linha Q = H ( led aceso).
No circuito utilizado, como aplicação do monoestável retrigável, o transistor BC 547B
atua como drive de corrente entre a saída TTL e o led. O mesmo efeito pode ser obtido
utilizando-se o circuito integrado SN7406 (Buffers/drivers inversores com coletor
aberto).
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Utilizando o CI 7406:
Formas da onda:
OBS: O CI 74221 corresponde a dois CI 74121
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CAPÍTULO II
2.0 ELEMENTOS DE MEMÓRIA
2.1 Linhas de retardo
O elemento de memória mais simples é a linha de retardo, que é capaz de armazenar um
dado durante o intervalo de tempo ∆t que leva para propagar o sinal da entrada para a
saída.
Equação: Y(t + ∆t) = y(t)
EX.:
Equação: Y(t + 4σ) = y(t)
Sendo “σ” o tempo de retardo de cada inversor.
Diagrama temporal
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2.2 - Flip-Flop SR ( SET/ RESET ) Assíncrono
2.2 .1 - Flip-Flop SR Assíncrono
Qualquer dispositivo ou circuito que tem dois estados estáveis é dito BIESTÁVEL.
Exemplo uma chave liga - desliga tem dois estados estáveis isto é ou ela está aberta ou
fechada e esta chave também tem memória, pois ela permanecerá em um dos estados
definidos até que alguém mude a sua posição.
Um flip-flop é um circuito eletrônico biestável que tem dois estados estáveis isto é, sua
saída ou é 0V ou 5V
Exemplo:
Uma das maneiras mais fáceis de construir um Flip-Flop é conectar dois inversores em
série, conforme a figura
A linha que liga a saída do inversor B de volta á entrada do inversor A é definida como
linha de realimentação.
Remova a linha de realimentação e considere V1 como a entrada e V3 como saída,
como mostrado na fig.
Se V1 é considerado 0V então V3 também será 0V, mas se alinha de realimentação é
reconectada , o terra pode ser removido de V1 e V3 permanecerá em 0V.
De modo oposto, se V1 é 5V, V3 também o será, ver a fig.
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Flip-Flop pode ser melhorado substituindo os inversores por portas NAND ou NOR. As
entradas adicionais nessas portas proporcionam meios úteis para a aplicação de sinais de
entrada para comutar o Flip-Flop de um estado estável para o outro.
Qa = Estado de saída do FF antes da aplicação de uma entrada de controle SR
Qf = Estado posterior da saída do FF, ou seja, após a aplicação da entrada de controle
SR.
O Flip-Flop SR (FF-SR) possui duas linhas de entrada (S e R) e duas linhas de saída
(Q e Q ) . A entrada “S” quando ativada (S = 1) força a saída Q = 1. A entrada “R” quando
ativada força a saída Q = 0. A condição S = R = 0 não causa mudança de estado no Flip-
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Flop. A condição S = R = 1 é proibida pois o comportamento do Flip-Flop não é
especificado para esta condição.
Realizar o FF-SR com portas NAND
Qf = S + RQa = S .R.Qa
Diagrama temporal para o FF – SR assíncrono
2.2.2 - Flip-Flop SR (SET/RESET) Síncrono
Diagrama temporal para o FF – SR síncrono
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2.3 - Flip-Flop T (Toggle ou chave) Assíncrono
2.3.1 - Flip-Flop T Assíncrono
O FF – T possui uma só entrada ( T ) e duas saídas Q e Q . O FF – T opera do seguinte
modo:
a) Quando o sinal na entrada T muda de 0 para 1 (Transição de 0 → 1) o FF muda de
estado; ou seja, a saída Q é complementar.
b) As transições 1 → 1, 0 → 0 e 1 → 0 na linha T não provocam mudança de estado
T
0
0
Qa
0
1
Qf
0
1
→ Não muda
→ Não muda
1
1
0
1
1
0
→ Muda
→ Muda
Equação do estado futuro Qf:
⇒
T
0
1
Qf
Qa
Qa
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Na tabela anterior o valor “1” para a entrada T representa, pôr definição, uma transição
0→1 ; um valor “0” para a entrada T representa as transições 1 → 1; 0 → 0 e 1 → 0
Diagrama temporal para o FF – T assíncrono
2.3.2 - FF – T Síncrono
Diagrama temporal para o FF – T síncrono
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OBS.:
Nestes diagramas não foi levado em conta o tempo de retardo do FF - T
2.4 - Flip-Flop JK
2.4.1 Flip-Flop JK Assíncrono
O FF – JK é uma combinação dos FF-T e FF-SR. Ele possui duas entradas (J e K) e
duas saídas Q e Q . O FF-JK opera do seguinte modo:
1- Se a condição de entrada for J = K = 1 ele opera como um FF-T e muda de estado;
2- Para todas as outras condições de entrada ele opera como um FF-SR
Num FF Assíncrono a mudança
mudança, no estado da saída.
nas entradas J, K implicam, numa conseqüente
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Diagrama temporal para o FF-JK assíncrono
2.4.2 Flip-Flop JK Síncrono
Diagrama temporal para o FF-JK síncrono
OBS.: Nestes diagramas não foi levado em conta o tempo de retardo do FF-JK
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Modos de Sincronismo
a) FF JK Síncrono, modo Pulso, sensível nível alto de sinal de CK.
b) JK Síncrono modo Pulso, sensível nível baixo do sinal de CK.
c) JK Síncrono modo Transição, Sensível transição de subida de sinal de CK.
d) JK Síncrono modo transição, Sensível transição de descida do sinal de CK.
2.5 - Flip-Flop D (DATA)
2.5.1 Flip-Flop D Assíncrono
O FF-D é um elemento de memória com uma linha de entrada (D) e duas linhas de saída
Q e Q . O dado na entrada D é transferido para a saída Q somente quando ocorre uma
transição 0 → 1, pôr exemplo, na linha de clock (CK), que é utilizada para sincronizar o
Flip-Flop com o restante do sistema. O dado atinge os terminais de saída após um
tempo de retardo σ característico do próprio Flip-Flop. Um Flip-Flop que atua numa
transição 0 → 1
do pulso de clock (edge-triggered).
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Diagrama temporal do FF-D assíncrono:
2.5.2 Flip-Flop D Síncrono
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Diagrama temporal para o FF-D síncrono
2.6 Resumo dos Flip-Flops
Qa
Qf
J
Qa
Qf
J
Qa
Qf
J
K
Qa
Qf
J
K
0
→
0
0
0
→
0
0
0
→
0
0
X
0
→
0
0
X
0
→
1
1
0
→
1
1
0
→
1
1
X
0
→
1
1
X
1
→
0
X
1
→
0
X
1
→
0
X
1
1
→
0
X
1
1
→
1
X
1
→
1
X
1
→
1
X
0
1
→
1
X
0
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FORMULÁRIO
a) FLIP-FLOP D
b) FLIP-FLOP T
c) FLIP-FLOP SR
d) FLIP-FLOP JK
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CAPÍTULO III
3.0 CONTADORES DE PULSOS BINÁRIOS
Um contador binário é um circuito capaz de contar segundo uma determinada sequência
o número de pulso que recebe em sua entrada.
Podemos classificar os contadores digitais quanto ao sistema de aplicação do clock em:
a) Contadores assíncronos: são aqueles nos quais o clock é aplicado ao primeiro
estágio; os estágios seguintes utilizam como clock a saída do estágio anterior.
b) Contadores síncronos: são aqueles nos quais o sinal de clock é aplicado
simultaneamente a todos os estágios.
Os contadores assíncronos são em geral mais simples que os síncronos, mas estes
últimos possibilitam o uso de maiores freqüências de clock já que à medida que o
número de estágios aumenta no assíncrono, a freqüência máxima permissível do sinal
de clock na entrada do contador diminui e isto é conseqüência do fato de cada FF
requerer um determinado tempo para mudar de estado.
Considerando o Flip-Flop abaixo podemos afirmar que:
1- Para Pr = 0 o preset interno é ativado e a saída Q = 1 isto é a saída Q será setada,
independente dos estados das entradas de controle J, K e do sinal de CK.
2- Condição de repouso isto é Pr = 1 o preset interno não é ativado e a saída Q depende
dos estados das entradas de controle J, K e do sinal de CK.
3- Quando o CL = 0 o clear interno estará ativado e a saída será Q = 0. Isto é a saída é
incondicionalmente resetada.
4- Condição de repouso CL = 1. isto é o clear interno não é ativado e a saída Q depende
dos estados das entradas de controle J, K e do sinal de CK.
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Como os Flip-Flops ao serem alimentados, apresentam comportamento aleatório na
saída, isto é, ela pode acordar em nível baixo ou alto. Devemos providenciar pela forma
indicada, um pulso na entrada CL ou PR afim de, garantir um estado inicial na saída Q.
3.1- Contadores Assíncronos
Características dos contadores assíncronos:
- Facilidade de implementação
- O pulso de sincronismo só é aplicado ao Primeiro F.F. da estrutura. Os outros, não são
sincronizados ao pulso de CK externo.
- Só realizam seqüências de estados progressivos ou decrescentes.
- Apresentam problemas para aplicação em alta freqüência.
3.2 – Contador Binário Assíncrono (0 →15) ou Módulo 16
16 Estados na sequência crescente.
16= 24 ( 4 Flip-Flops para realizar o contador
circuito apresenta um grupo de 4 FF-JK
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A cada descida do pulso de CK muda o estado de Q
O segundo FF muda de estado a cada descida de Q1
O terceiro FF muda de estado a cada descida de Q2
etc.
Diagrama Temporal:
O FF muda de estado quando o clock muda de um para zero (1 → 0)
•
As saídas Q realizam contagem crescente, e Q contagem decrescente.
TQ1 = 2TCK ⇒ f Q1 =
1
1
f
=
= CK
TQ1 2TCK
2
TQ2 = 4TCK ⇒ f Q2 =
f
1
1
=
= CK
TQ2 4TCK
4
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TQ3 = 8TCK ⇒ f Q3 =
f
1
1
=
= CK
TQ3 8TCK
8
TQ4 = 16TCK ⇒ f Q4 =
f
1
1
=
= CK
TQ4 16TCK
16
Circuito integrado com dois Flip-Flop JK
EX:
Implementar um circuito assíncrono, que conte de zero a nove (Década binária
assíncrona) com partida forçada.
Solução:
34
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EX:
Implementar um circuito assíncrono, que divida a freqüência pôr 6 (contador de 0 a 5)
com partida forçada.
Solução:
35
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EX:
Implementar um contador (2 a 4) assíncrono, com partida forçada a 2
Solução:
36
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3.2 – Contadores síncronos
Princípio dos Contadores Síncronos: Inicialmente conhecemos a seqüência a ser
executada pelas variáveis Q1 , Q2 , Q3 , e Q4 . Não conhecemos as variáveis de controle
dos FFs ou seja J1 , K1 , J2 , K2 ,..........etc. O problema consiste em se determinar Ji, Ki em
função das variáveis conhecidas Q1 , Q2 , Q3 , e Q4 . De modo que, sejam garantidas as
transições desejadas nas saídas Q1 , Q2 , Q 3 , e Q 4.
Na prática verificamos que as transições possíveis na saída de um F.F são:
Os problemas encontrados nos contadores assíncronos são causados pelo atraso de
propagação dos FF’s, isto é, os FF’s não comutam de estado, simultaneamente com o
sinal de entrada. Esta limitação pode ser superada com o uso de contadores síncronos,
nos quais todos os FF´s são controlados, simultaneamente, (em paralelo) pelo sinal de
CLOCK. Desde que os pulsos de entrada são aplicados em todos os FF’s alguns meios
devem ser usados para controlar quando cada FF deve ser complementado ou
permanecer no mesmo estado lógico, sob a ação de CLK. Isto é conseguido através das
entradas J e K. Portanto, para se construir um contador síncrono há necessidade de se
conhecer as funções lógicas de J e K de cada FF, em função das saídas dos mesmos. As
funções lógicas de J e K devem ser as mais simples possíveis, para se obter circuitos
lógicos econômicos, razão pela qual deve-se lançar mão do mapa K.
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EX.:
Implementar um contador síncrono binário à quatro bits (módulo 16), isto é:
38
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EX.:
Implemente um contador, usando o mínimo de componentes, para que gere a seguinte
seqüência :
6 - 2 - 3 - 1 - 4 - 5 – 6 – 2 – 3 – 1 – 4 – 5 – 6 –2 – 3 – 1- 4 - 5 - 6 etc.
SOLUÇÃO:
39
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EX:
Construir uma década síncrona com partida automática
Solução:
40
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EX.:
Implementar um contador com partida automática, que gere a seguinte seqüência:
Obs: Os estados que não fazem parte da seqüência devem ser considerados e analisados.
41
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EX.:
Implementar um contador que gere a seqüência 0-2-4-6-8-10-12-14-0 (com partida
automática).
Solução:
42
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EX.:
Implementar um contador que gere 10-8-6-4-2-15-13-11-10.
Os estados não pertencentes à seqüência devem ser considerados.
Solução:
43
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EX.:
Implementar um contador que gere 0-3-2-5-7-15-15-13-0.
Considerar os estados não utilizados.
Solução:
44
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Capítulo IV
“Shift Registrs” - Registradores de Deslocamento
a) Com entrada serial e saída paralela com deslocamento para a esquerda
Observamos que entre o 4º e 5º pulsos de clock, dispomos da palavra serial de entrada,
agora na forma paralela, ou seja, disponível nas saídas Q4Q3Q2Q1.
Observamos que para cada pulso de clock, o conteúdo do registro é deslocado uma
posição à direita.
a) Entrada paralela e saída serial
45
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Observamos que a carga paralela do registro ocorre no instante em que a linha de
controle vai para o nível alto, ocorrendo então a carga paralela do registro.
Observamos que após a carga do registro, o BMS estará imediatamente disponível na
saída serial (Q4). Verificamos ainda que para cada pulso de clock que se segue, um
dígito da palavra armazenada será deslocado para a saída de forma seqüencial até que
todo registro seja zerado.
Obs.:
D4
1
D4
Propriedades Aritméticas
D4
D4
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1) Deslocamento à direita
b) Deslocamento à esquerda
(5)10
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CAPÍTULO V
ANÁLISE DE CIRCUITOS SEQUENCIAIS
Z = equação de saída = F(Xi; Yi)
Onde Z = variável lógica de saída
X → variável lógica de entrada

 y → variável lógica de estado presente
Y → variável lógica de estado futuro

OBJETIVO DA ANÁLISE DE ESTADOS
Como vimos, a aplicação de uma entrada “x” a um circuito seqüencial, não
necessariamente zero a mesma saída “Z”, se aplica ao circuito, em situações distintas.
Para que possamos determinar com segurança o comportamento da saída “Z”, para
qualquer seqüência de entrada “x”, procederemos a chamada análise de estados.
Através da equação de saída, podemos observar que, o estado lógico da saída “Z”
é função do estado lógico das variáveis de entrada “x” e do estado lógico das
variáveis na saída dos circuitos de memória “Y”. Sendo assim, verificamos:
1 – Que valores lógicos presentes da saída é função do estado atual da
entrada “x” e de valores da própria saída (realimentação).
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2 – Ocorre um retardo gerados pelos circuitos de memória, de modo que,
uma alteração no estado da saída só serão observados pelas variáveis de estado,
algum tempo após.
3 – Não necessariamente uma determinada entrada lógica “x”, aplicada
ao circuito, produzirão sempre a mesma resposta “Z”. Isto pode ser entendido
pois, para que uma determinada entrada “x” produza sempre a mesma saída “Z”,
deveremos garantir que, tenhamos sempre as mesmas condições para as variáveis
de estado Y pois, se estas condições forem diferentes ao aplicarmos a entrada “x”,
em situações distintas, possível para as respostas serão também distintas.
DIAGRAMA DE ESTADOS
y → valor atual da variável de estado
Y → valor futuro da variável de estado
x → variável lógica de entrada
Z → variável lógica de saída
INTERPRETAÇÃO DO DIAGRAMA
A aplicação da entrada “x” ao circuito sequencial, faz com que, o circuito, realize uma
transição do estado atual y = A para o estado futuro y = B e a saída assuma um valor
“Z”.
TABELA DE ESTADOS
Seja o diagrama de estados abaixo:
49
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Construir a tabela de estados do diagrama de estados:
 x → variável de com
 y y → variável de estado presente
 1 2

Y1 Y2 → variável de estado futuro
 Z → Saída a ser controlada
Ex: D/1 → D → estado futuro
1 → saída
_ Verificamos que no estado A se aplicarmos uma entrada x = 1, teremos uma transição do
estado atual A para o estado futuro C e a saída (Z) assume o valor “0”. No entanto se ao
estado for aplicada uma entrada x = 0, teremos uma transição do estado atual A para o
estado futuro e a saída (Z) assume o valor “1”.
A
D
50
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Obs.:
Os diagramas ou as tabelas de estado, são as ferramentas que nos permitem descrever o
comportamento dinâmico dos circuitos sequênciais.
Obs.:
4 estados (A; B; C; e D) são necessários 2 variáveis y1 y2 (dois bits para variável de estado).
Ex:
Determine a sequência de saída “Z”, de um circuito sequencial que apresenta a seguinte
sequência de entrada x:
x=1100101
Sabendo que, o estado inicial é A.
Obs.: Considerar que o circuito tem seu comportamento dinâmico dado por:
SOLUÇÃO
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Método para realizar a analise de circuitos seqüenciais.
1. Obter as equações das variáveis de controle dos Flip-Flops.
2. Manter a equação da saída Z.
3. Construir os mapas K para as variáveis anteriores.
4. Construir a partir dos mapas K, o mapa de estados e o diagrama de estado.
Exemplo:
Realizar a análise do circuito seqüencial:
1. Equações de variáveis de controle dos Flip-Flops.
J = x ⊕ y

K = xy = x + y = x + y
2. Equação de saída.
3. Construir os mapas K para as variáveis de controle do FF e para a saída Z.
Inicialmente determinamos os valores de J e K para os valores de x e y das posições
correspondentes no mapa de Karnaugh
52
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x = 0

y = 0
J = x ⊕ y = 0 ⊕ 0 = 1
⇒ 
K = x + y = 0 + 1 = 1
x = 1

y = 0
J = x ⊕ y = 1 ⊕ 0 = 0
⇒ 
K = x + y = 1 + 0 = 1
etc.
Repetir para determinar o mapa da saída:
4. Construir o mapa de estalo e o diagrama de estado.
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a) Mapa de estado
O mapa de estados descreve o comportamento dinâmico do circuito seqüencial, ou seja,
podemos dizer que, por hipótese se o circuito se encontrar no estado atual y = 0 e for
aplicada uma entrada x = 0 , verificamos que instantaneamente as variáveis de controle
JK assumem os valores 11 como podemos verificar no mapa K correspondente.
Devemos entender que esta situação de controle J = 1 e K = 1 só poderá mudar a
variável de estado, ou seja, a variável de saída do FF- JK, após a ocorrência de transição
negativa de sinal de CK, o que farão que o valor na saída do FF após o CK seja "Y = 1"
("Y" ë o valor na saída do FF anterior do CK e "Y" o valor posterior ao CK).
Após o CK então, a saída Z assumirá valor como decorrência do novo valor de "y" com
a mesma entrada de "x", que nesse caso será Z = 1 como pode ser verificado no mapa K
correspondente.
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Exemplo:
Determinar o diagrama de estados de circuito abaixo:
Solução
1FF
 x1, x2


y
 Z
⇒
⇒
⇒
⇒
2 estados
variávei s de entrada
variávei s de estado presente
saída
1. Equações das variáveis de controle J e K
J = x1 ⊕ y1

K = x2
2. Equação de saída
Z = y1.x1 = x1 + y1 = x1 + y1
3. Mapa K para as variáveis de controle dos FF e saída
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4. Mapa de estado e diagrama de estado
a) Mapa de estado
b) Diagrama de estados de circuito
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10 QUESTÃO:
Determine o diagrama de estados do circuito abaixo:
Solução:
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20 QUESTÃO:
Determine o diagrama de estados do circuito abaixo:
Solução:
58
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30 QUESTÃO:
a) Determine o diagrama de estados do circuito abaixo:
b) Determinar a seqüência de saída para x = 0 1 0 1 0
Solução:
59
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40 QUESTÃO:
Determine o diagrama de estados do circuito abaixo:
Solução:
60
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50 QUESTÃO:
a) Faça a análise do circuito seqüencial abaixo:
b) Determine a seqüência de saída quando se aplica a seqüência de entrada X1 X2 = I0 , I3 ,
I2 , I1 tendo como estado inicial y = A.
OBS: X1 X2 =I0 =00
X1 X2 =I1 =01
X1 X2 =I2=10
X1 X2 =I3 =11
Solução:
61
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60 QUESTÃO:
Faça a análise do circuito seqüencial abaixo:
Solução:
62
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70 QUESTÃO:
Faça a análise do circuito seqüencial abaixo:
Solução:
63
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80 QUESTÃO:
Determine a saída Z
Solução:
64
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90 QUESTÃO:
Implemente um circuito seqüencial que satisfaça ao diagrama abaixo:
Solução:
65
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100 QUESTÃO:
Determinar a seqüência de saída “Z “para o circuito seqüencial que apresenta o
diagrama de estados abaixo, para a entrada x = 1 0 0 1 1, sabendo que o estado inicial é
A:
Solução:
66
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110 QUESTÃO:
Faça a análise do circuito seqüencial abaixo:
Solução:
67
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120 QUESTÃO:
Faça a análise do circuito seqüencial abaixo:
Solução:
68
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130 QUESTÃO:
Faça a análise do circuito seqüencial abaixo:
Solução:
69
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140 QUESTÃO:
Faça a análise do circuito seqüencial abaixo:
Solução:
70
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150 QUESTÃO:
Faça a análise do circuito seqüencial abaixo:
Solução:
71
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160 QUESTÃO:
Faça a análise do circuito seqüencial abaixo:
Solução:
72
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CAPÍTULO VI
SÍNTESE DE CIRCUITOS SEQUENCIAIS
Para a realização da síntese de um CKT seqüencial, partimos de uma tabela ou diagrama
de estados. O número de Flip-Flops necessários, estão diretamente relacionado com o
número de estados, que descreve o comportamento dinâmico do circuito.
De um modo geral, é possível a existência de estados redundantes na tabela. Sendo
assim, se eliminarmos as redundâncias, obteremos uma tabela de estados otimizada, ou
seja, com um número menor de estados. Dessa forma, então obteremos um circuito
seqüencial também otimizado.
Conceito de Estados Equivalentes
Dizemos que dois estados A e B de um CKT seqüencial são equivalentes se e somente
se:
- Para cada entrada x aplicada ao circuito, as saídas Z geradas assumem o
mesmo valor, mesmo que o circuito se encontre indistintamente no estado A ou
B.
- Os estados futuros de A e B ou seja, A’ e B’ também sejam equivalentes.
Método para determinação de Estados Equivalentes
Seja a tabela de estados abaixo:
Tabela com 5 estados => 3 Flip-Flops são necessários para a implementação do CKT.
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Antes de realizarmos os procedimentos, para a implementação do CKT, vamos verificar
se existem estados equivalentes. Para isso, contamos com a tabela de implicantes
mínimos para indicar todos os estados equivalentes existentes na tabela de estados.
a) Tabela de Implicantes Mínimos
Determinação dos estados equivalentes através da tabela de implicantes mínimos.
- Cada célula da tabela, representa um par de estados os quais, estamos testando a sua
possível equivalência. Preencheremos então cada célula da seguinte forma.
- Se para cada entrada x aplicada ao circuito, quer o circuito se encontre num ou noutro
estado, a saída Z gerada for a mesma, então colocaremos na célula os seus estados
futuros pois, a equivalência final do par em questão, dependerá somente de seus estados
futuros. Caso ocorra uma entrada que não gera a mesma saída, preencheremos a célula
com um X, indicando que os estados em questão, não são equivalentes.
Análise das Equivalência
Observamos que a possível equivalência do par AB, vai depender da equivalência do
par BE, através da tabela de implicantes mínimos, verificamos que B e E não são
equivalentes, o que implica na não equivalência do par AB.
A possível equivalência do par AC depende da equivalência dos pares BC e BE, como
representado à baixo:
74
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Como os estados B e E não são equivalentes, já podemos garantir que A e C também
não são.
A possível equivalência do par BC depende, como podemos observar, através da tabela
de implicantes, de si próprio, o que garante a equivalência entre eles.
Finalmente a possível equivalência do par DE dependerá das equivalência dos pares BC
e DE
Como podemos constatar através da tabela de implicantes, B e C são equivalentes e D e
E também serão, pois dependem de si próprios e de BC.
b) Diagrama de Equivalência:
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Observamos que a tabela de estados original, apresenta cinco estados e serão
necessários três FFs.
Para a sua implementação a partir do diagrama de equivalência, verificamos que o
número de estados se resume à três, o que implica na necessidade de dois FFs para a sua
realização.
c) Tabela de Estados Simplificada:
Atribuindo aleatoriamente os estados
A’ = 00
B’ = 01
D’ = 11
d) Procedimento para Síntese de circuitos:
e) Construir o mapa de Karnaugh para a saída Z e obter a equação da saída Z.
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No mapa de Karnaugh podemos obter a equação da saída Z:
Z = x y1 + xy 1 = x ⊕ y 1
f) Construir o mapa de Karnaugh para as variáveis de controle dos FFs.
Mapa para o FF1
 J 1 = xy2

 K1 = x
Mapa para o FF2
J 2 = 1

K 2 = 0
g) Construir o circuito.
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78
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10 QUESTÃO:
Determinar o melhor circuito que satisfaça a tabela de estados abaixo:
SOLUÇÃO:
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20 QUESTÃO:
Determinar o melhor circuito que satisfaça a tabela de estados abaixo:
SOLUÇÃO:
80
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30 QUESTÃO:
Determinar o melhor circuito que satisfaça a tabela de estados abaixo:
SOLUÇÃO:
81
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40 QUESTÃO:
Implemente o melhor circuito que reconheça a seqüência x = 11100, admitindo
repetições:
SOLUÇÃO:
82
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50 QUESTÃO:
Implemente o melhor circuito:
SOLUÇÃO:
83
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DESIGNAÇÃO DE ESTADOS
Uma vez obtida a tabela de estados mínima deve-se proceder á designação dos estados.
A codificação dos estados do circuito mínimo não deve ser feita de forma aleatória,
pois, como será visto no exemplo a seguir, uma designação de estados criteriosa pode
levar a um circuito mais simples e menos custoso.
Exemplo:
Seja a tabela de estados mínima abaixo:
1a designação:
A = 00
B = 01
C = 11
D = 10
A realização com flip-flops D forneceria os seguintes mapas e equações:
Equação da saída:
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2a designação:
A = 00
B = 11
C = 01
D = 10
A realização com flip-flops D forneceria os seguintes mapas e equações:
Equação da saída:
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3a designação:
A = 00
B = 10
C = 01
D = 11
A realização com flip-flops D forneceria os seguintes mapas e equações:
Equação da saída:
A terceira designação fornece um melhor resultado porque proporciona um melhor
agrupamento dos 1`s e 0`s no mapa.
Há duas maneiras de rearrumar os 1`s e 0`s no mapa:
1- Verticalmente: Fazendo os 1`s combinarem sob uma mesma entrada;
86
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2- Horizontalmente: Fazendo os 1`s combinarem através dos estados futuros de
um mesmo estado presente
As regras a seguir possibilitam um melhor agrupamento dos 1`s e 0`s no mapa-K. Deve
ficar claro, entretanto, que estas regras baseiam-se na realização de circuitos seqüenciais
com FF-D; porém, podem ser aplicadas aos outros tipos de FF`s.
As regras para designar os estados são:
Regra 1:
Estados presentes que têm os mesmos estados futuros para uma mesma entrada
devem Ter designações logicamente adjacentes.
Regra 2:
Estados futuros de um único estado presente sob entradas logicamente
adjacentes devem ter designações logicamente adjacentes.
Regra 3:
O estado futuro que mais ocorre na tabela de estados deve ser codificado como
“0”.
Obs: Este procedimento tem pôr finalidade reduzir o número de 1`s no mapa.
Regra 4:
Os outros estados devem ser codificados de acordo com as adjacências sugeridas
pelas regras 1 e 2, deixando as células do mapa que possuem maior número de
1`s no seu código binário para o final. Deve-se satisfazer, tanto quanto possível,
todas as adjacências sugeridas.
Vamos aplicar estas regras no exemplo anterior.
Seja a tabela de estados mínima abaixo:
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Regra 1: A/B, A/C
Regra 2: C/D, C/A, B/D, A/B
Os mapas para as três designações são mostrados a seguir:
Vê-se, portanto, que a terceira designação preenche todos os requisitos pôr isso, fornece
um melhor resultado.
Em geral, não é possível satisfazer a todas as adjacências sugeridas; pôr isso, satisfaça
tantas quantas forem possíveis resolvendo qualquer conflito em favor da regra-1 pôr que
tem prioridade.
Exemplo:
Obtenha uma designação de estados ótima para a tabela mínima abaixo
Solução:
Regra 1: A/B, A/C
Regra 2: B/C
Regra 3 e 4: B
Para a regra-3 verificamos que o B se repete 4 vezes na tabela, logo B = 00
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Regra-1
- Verificamos que na linha do estado presente A e entrada x = 0 temos o estado
futuro B/1
E na linha do estado presente B e mesma entrada do anterior (x = 0) temos o
estado futuro B/1, logo a adjacência de (A/B)
- O A/C é devido a que no estado presente, tanto do A como do C para x = 1
temos o mesmo estado futuro B/0 e B/1
Regra-2
Para um mesmo estado presente, como pôr exemplo o B temos (B/1 e C/0) e
tendo a entrada adjacente para x
Logo a melhor combinação é:
Observamos que entre as adjacências A/C e B/C, a adjacência A/C foi preferida por
estar na regra-1 que é prioritária. Observe também que a célula y1 y2 = 11 (apesar de Ter
maior número de 1`s no seu código binário) foi utilizada para poder satisfazer à
adjacência A/C da regra –1
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PROCEDIMENTO GENERALIZADO PARA
SÍNTESE DE CIRCUITOS SEQUÊNCIAIS SÍNCRONOS
1- Obter um diagrama de estados a partir da descrição por palavras do problema;
2- Usar a tabela de implicação para achar um circuito equivalente com um mínimo de
estados
3- Obter uma ótima designação de estados e gerar a tabela codificada;
4- Usar a tabela de entrada do Flip-flop a ser utilizada no projeto para obter os mapas
das entradas dos flip-flops;
5- Achar as equações lógicas para as saídas e para as entradas dos flip-flops;
6- Desenhar o diagrama lógico do circuito.
90
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1a QUETÃO:
Obtenha uma designação de estados ótima para a tabela mínima abaixo:
Solução:
91
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2a QUETÃO:
Obtenha uma designação de estados ótima para a tabela mínima abaixo:
Solução:
92
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3a QUETÃO:
Obtenha uma designação de estados ótima para a tabela mínima abaixo:
Solução:
93
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4a QUETÃO:
Obtenha uma designação de estados ótima para a tabela mínima abaixo:
Solução:
94
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5a QUETÃO:
Obtenha uma designação de estados ótima para a tabela mínima abaixo:
Solução:
95
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6a QUETÃO:
Obtenha uma designação de estados ótima para a tabela mínima abaixo:
Solução:
96
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7a QUETÃO:
Obtenha uma designação de estados ótima para a tabela mínima abaixo:
Solução:
97
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8a QUETÃO:
Obtenha uma designação de estados ótima para a tabela mínima abaixo:
Solução: