Processo de fabrico CMOS
Projecto de Circuitos VLSI
FEUP/LEEC
2004/05
Inclui figuras de:
Digital Integrated Circuits, J. Rabaey, A. Chandrakasan, B. Nikolic
Atlas of IC Tecnologies, W. Maly
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Processo de fabrico CMOS
1
O processo CMOS
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Processo de fabrico CMOS
2
Um processo CMOS moderno
gate-oxide
TiSi2
A
lC
u
SiO
2
T
ungsten
poly
p-w
ell
n+
SiO
2
n-w
ell
p-epi
p+
p+
Dual-Well Trench-Isolated CMOS Process
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Processo de fabrico CMOS
3
Exemplo: Buffer
VDD
VDD
M2
M4
Vout
Vin
M1
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Vout2
M3
4
Layout
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5
O processo foto-litográfico
optical
mask
oxidation
photoresist
removal (ashing)
photoresist coating
stepper exposure
Typical operations in a single
photolithographic cycle (from [Fullman]).
photoresist
development
acid etch
process
step
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spin, rinse, dry
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6
Fotolitografia: conceito básico
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
Técnica de transferência de um
padrão para a superfície de uma
“bolacha” de silício.

Máscara: base de vidro; padrão
em filme fino de crómio

Bolacha é coberta por um
material foto-sensível designado
por photoresist.

A solubilidade do photoresist é
alterada pela exposição à luz
ultravioleta.

A exactidão da transferência
determina a “resolução” do
processo litográfico.
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7
Fotolitografia com photoresist positivo
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8
Fotolitografia com photoresist negativo
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9
Wet etching
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
Gravação húmida = wet
etching

A bolacha é exposta à acção
de químicos no estado líquido
que removem certo tipo de
material (selectividade).

É um processo isotrópico
(material é removido de todas
as direcções à mesma taxa)

O resultado final pode ser
bastante diferente do
pretendido.
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10
Dry etching
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
Gravação a seco = dry etching

É efectuada em ambiente gasoso.

Pode incluir acção física e,
portanto, ser anisotrópico.

O resultado segue de perto o
padrão esperado.

Este método é usado no fabrico
de todos os dispositivos
pequenos, já que as deformações
laterais são geralmente
inaceitáveis neste caso.
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11
Fabrico de padrões em SiO2
Chemical or plasma
etch
Si-substrate
Hardened resist
SiO
2
(a) Silicon base material
Si-substrate
Photoresist
SiO
2
Si-substrate
(d) After development and etching of resist,
chemical or plasma etch of SiO
2
Hardened resist
SiO
2
(b) After oxidation and deposition
of negative photoresist
UV-light
Patterned
optical mask
Si-substrate
(e) After etching
Exposed resist
Si-substrate
(c) Stepper exposure
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SiO
2
Si-substrate
(f) Final result after removal of resist
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12
Sumário do processo CMOS
Definição das áreas activas
Trincheiras
Implantação dos poços
Deposição e tratamento de
camada de poli-silício
Implantação de fonte e dreno
e de contactos ao substrato
Criação de janelas de contactos/vias
Deposição e tratamento das camadas
de metal
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13
Fases do processo CMOS
p-epi
(a) Base: substrato p+
com camada p-epi (epitaxial)
p+
Si3 N4
p-epi
SiO 2
(b) Após deposição de óxido da “gate”
p+
(c) Após fabrico das trincheiras de
isolamento usando o inverso
da máscara de região activa
p+
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14
Fases do processo CMOS
SiO
2
(d) After trench filling, CMP
planarization, and removal of
sacrificial nitride
n
p
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(e) After n-well and
V
adjust implants
Tp
(f) After p-well and
V
adjust implants
Tn
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15
Fases do processo CMOS
poly(silicon)
(g) After polysilicon deposition
and etch
n+
p+
(h) After n+ source/drain and
p+ source/drain implants. These
steps also dope the polysilicon.
SiO
2
(i) After deposition of SiO
2
insulator and contact hole etch.
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16
Fases do processo CMOS
Al
(j) After deposition and
patterning of first Al layer.
Al
SiO
2
(k) After deposition of SiO
insulator, etching of via’s, 2
deposition and patterning of
second layer of Al.
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17
Vista 3D
Polysilicon
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Aluminum
18
Visão mais detalhada do processo CMOS
As transparências seguintes incluem uma descrição
mais detalhada das fases de um processo de
fabrico CMOS:
a) Tecnologia CMOS n-well básica
b) Tecnologia CMOS mais avançadas
b1) Tecnologia p-well
b2) Tecnologia twin-tub
Os processos têm muitos passos em comum.
Os processos actuais têm mais níveis de metalização
que os mencionados aqui.
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19
Formação de um poço
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
Bolacha do tipo p,
moderadamente dopada
(1015/cm3)

Camada de óxido de silício é
depositada sobre toda a bolacha
(barrier oxide)

A primeira máscara define as
janelas para os poços.

Implantação de átomos do tipo n
(geralmente fósforo), seguida de
um processo de redistribuição
(na operação seguinte de alta
temperatura).

A redistribuição ocorre também
lateralmente.
Processo de fabrico CMOS
20
Formação das zonas activas (1/2)
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
Zonas de óxido de silício espesso são
criadas (selectivamente) para isolar os
transístores NMOS e PMOS (field-oxide:
FOX).

Para proteger a superfície de silício da
oxidação coloca-se uma camada de nitrito
de silício (Si3N4) sobre uma camada fina
de óxido (pad oxide). O nitrito cobre
apenas as zonas activas.

Após a formação da camada de nitrito,
implanta-se boro para formar os channel
stops.

A dosagem de boro aumenta a
concentração de “aceitadores” tipo p mas
não “muda” o tipo do poço.

Toda a superfície de silício que não está
coberta por nitrito e não está no poço tem
uma concentração reforçada.
Processo de fabrico CMOS
21
Formação das zonas activas (2/2)

A bolacha é oxidada, o que produz
uma camada espessa de óxido de
silício (até 1 μm) nas zonas não
cobertas por nitrito.

Efeitos:
 consumo de silício (estrutura
deixa de ser planar)
 difusão lateral do oxidante sob a
camada de nitrito leva à criação
das região “bird's beak” (bico de
pássaro).

Notar que o óxido na zona do poço
fica mais “baixo” devido à ausência
de barrier oxide (removido para
formação do poço).
bico de pássaro
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22
Formação do óxido da “gate”

São removidos sucessivamente:
 o nitrito de silício
 pad oxide
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
Uma camada fina de óxido de
silício é criada (termicamente)
nas zonas activas.

Este óxido deve ser de muito
boa qualidade porque afecta
muito a tensão de limiar.

O efeito deste passo na zona de
óxido espesso é negligenciável.
Processo de fabrico CMOS
23
Deposição de polisilício
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
Polisilício é depositado sobre toda a
bolacha.

Durante o processo, polisilício é
dopado (geralmente, com fósforo,
material tipo n).

Em processos avançados, o polisilício é
dopado quimicamente para reduzir a
resistividade. (Além disso, a
concentração de impurezas influencia
a tensão de limiar).

O polisilício indesejado é removido
por “etching” (a seco). A exactidão
deste passo é crucial porque o
polisilício serve de máscara durante a
formação de fontes e drenos.

O óxido fino é removido de seguida.
Processo de fabrico CMOS
24
Formação de transístores N

A máscara n+ (também designada nselect) é usada para implantar
átomos de material n (p. ex.,
arsénico) que formam:
 fonte/dreno de transístores NMOS
 contactos ohmicos ao poço N
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
O polisilício protege a zona do canal.

As doses de dopante devem ser
elevadas para se obter zonas de
fonte/dreno de baixa resistência e
bons contactos ohmicos.

Valores típicos da resistência menores
que 30 Ω/quadrado.
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25
Formação de transístores P
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
O complemento da máscara n+
é usado para definir fontes e
drenos de transístores P, bem
como os contactos ohmicos ao
substrato (não mostrados na
figura).

Como material dopante usa-se
frequentemente o boro.

A camada de silício protege a
zona de cana dos transístores.
Processo de fabrico CMOS
26
Finalização dos transístores
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
Aquecimento a temperatura
baixa é usado para melhorar a
qualidade de fontes e drenos
(source/drain annealing).

O objectivo é reparar a
estrutura cristalina danificada
pela implantação sem que surja
uma difusão lateral relevante.
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27
Camada de isolamento
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
Uma camada de óxido de silício
é depositada sobre toda a
bolacha.

É usada a técnica CVD (chemical
vapor deposition)

A camada de óxido não é plana,
o que afectará a camada de
metal a colocar por cima do
isolante.
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28
Contactos
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
Outra máscara litográfica
(contactos) é usada para abrir a
camada de isolamento nos
pontos onde haverá cpntacto
entre metal e polisilício (não
indicado) ou silício (fonte, dreno
ou substrato).

Contactos a polisilício devem
ser efectuados fora da zona de
“gate” (para proteger o óxido
fino).
Processo de fabrico CMOS
29
Metalização

Metal (alumínio) é depositado
sobre toda a bolacha (por
evaporação).

As zonas de mudança de altura
são particularmente críticas.

A máscara de metalização
define as interligações
desejadas; metal nas outras
zonas é removido por
“etching”.
Este tipo de contacto (fonte e substrato)
pode não existir em alguns processos. Nesse
caso é preciso ter 2 contactos separados.
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30
Finalização
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
A superfície de toda a bolacha é
“passivada” (camada
“overglass”) para proteger o
circuito de contaminações
(incluindo humidade) e
arranhões (i.e., “agressões”
físicas e químicas).

São criadas aberturas na camada
de “overglass” para as ligações
aos “pads” (em metal). [por
“etching”]
Processo de fabrico CMOS
31
Processo MOSIS
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
Processo p-well a partir de um
substrato tipo n.

É um processo genérico que
abstrai as características de
diversos processos reais.

A figura mostra as etapas da
formação do poço.

A etapa (d) mostra a
redistribuição térmica do
dopante em simultâneo com a
formação de óxido de silício.
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32
Formação de zonas activas
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
Máscara de zona activa é usada
para colocar sitrito de silício (a).

Implantação de bora para formar
channel stops do tipo n+ (b).

Formação de óxido espesso e
remoção do nitrito de silício (c).

A etapa (c) pode incluir dopagem
adicional para ajustar a tensão de
limiar dos transístores.

Camada de óxido fino (d).
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33
Deposição de polisilício e formação de dreno
e fonte
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
Deposição de camada de
polisilício do tipo n fortemente
dopado (a).

Máscara p-select (ou p+) é
usada para remover photoresist
da zona destinada aos
transístores p e aos contactos
ohmicos com o poço.

Implantação de átomos tipo p
(boro) e remoção do
photoresist (b).
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34
Formação de transístores n e contactos
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
O complemento da máscara
p-select é usado para
formar fontes e drenos dos
transístores n e contactos
ao substrato (a).

A bolacha é coberta com
LTO (low-temperature
oxide) por CVD (chemical
vapor deposition) (b).

Formação dos contactos
com polisilício, zonas p+ e
n+ (c).
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35
Metalização nível 1
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
A bolacha é coberta com
alumínio (a).

A máscara de metalização
(metal1) é usada para
formas as interligação (b).

A bolacha é novamente
coberta com LTO.
Processo de fabrico CMOS
36
Metalização nível 2
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
Para formar os contactos entre
metal1 e metal2 é usada uma
máscara adicional (via) (a).

A bolacha é novamente
coberta por alumínio e a
máscara metal2 é usada para
remover o material extra (b).

Segue-se a passivação e a
abertura de ligações aos pads.
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37
Estrutura geral dos circuitos fabricados
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Processo de fabrico CMOS
38
Processo CMOS twin-tub
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
Poços separados para transitores n e
p permitem controlo separado das
tensões de limiar dos dois tipos de
dispositivos.

O substrato é do tipo n, ligeiramente
dopado.

Máscara de p-well é usada para
formação do poço (a)-(c).

Máscara n-well é usada para eliminar
photoresist excedente (d) e implantar
o poço n.

Zonas activas: nitrito de silício (e),
channel stops (f), óxido espesso (g)

Durante o último passo os poços
ficam mais fundos (por difusão).
Processo de fabrico CMOS
39
Formação dos dispositivos (1/2)

Camadas de óxido fino (a) e
polisilício (b).

Formação de estruturas LDD
(lightly doped drain):
 Definição de zonas n+ “rasas” (c)
 bolacha é coberta com óxido (d)
 óxido é retirado de maneira a
deixar spacers (e)
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40
Formação de dispositivos (2/2)
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
Camada protectora de óxido
nas zonas activas (a).

Implantação n+ (b) e p+ (c).

Cada implantação é seguida de
um aquecimento para restauro
da rede cristalina, mas que
provoca a difusão lateral de
fontes/drenos.

Bolacha é coberta de LTO.
Processo de fabrico CMOS
41
Metalização e “planarização”

Abertura de contactos na
camada LTO (a).

Deposição de metal e remoção
de material extra (b).

Primeira fase da planarização:
 camada espessa de óxido
 camada espessa de
photoresist (com superfície
plana porque é um líquido)
(c)
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Processo de fabrico CMOS
42
Metalização nível 2

Planarização fase 2:
 remoção de óxido e
photoresist à mesma
taxa até ficar apenas
óxido (a).
 deposição de camada
protectora de óxido (b).

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Segundo nível de contactos
e metalização (c).
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43
Estrutura geral do processo TT
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Processo de fabrico CMOS
44
Regras (geométricas) de projecto
Interface entre projectista e engenheiro de
processo
 Guia para produção de máscaras
 Unidade: Largura mínima de uma pista

 regras “escaláveis”: parâmetro lambda
– permite “comparação” entre processos
 dimensões absolutas (microns)
– utilizadas em ferramentas de ponta e tecnologias
avançadas
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45
Camadas do processo CMOS
Camada
Cor
Well (p,n)
Yellow
Active Area (n+,p+)
Green
Select (p+,n+)
Green
Polysilicon
Red
Metal1
Blue
Metal2
Magenta
Contact To Poly
Black
Contact To Diffusion
Black
Via
Representação
Black
Podem existir 2 camadas de polisilício e mais níveis de metalização
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46
Camadas de um processo CMOS 0.25 m
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47
Dimensões entre elementos do mesmo material
Same Potential
0
or
6
Well
Different Potential
2
9
Polysilicon
2
10
3
Active
Contact
or Via
Hole
3
2
3
Metal1
2
2
Select
3
4
Metal2
3
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48
Máscaras fotolitográficas
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49
Variações de processo
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50
Desalinhamento de máscaras
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51
Variação de dimensões verticais
(óxido de gate)
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Processo de fabrico CMOS
52
Diferenças entre projecto e fabrico
As variações são
aleatórias.
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Processo de fabrico CMOS
53
A origem de regras geométricas de projecto
Distâncias nominais
devem garantir a
separação após fabrico.
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Processo de fabrico CMOS
54
Tecnologias actuais: sumário
* desenhado
As indicações de frequência não são fiáveis!
O desempenho final depende da organização, das bibliotecas
e das ferramentas.
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55
A tecnologia AMIS 0.35 μm
Dimensões mínimas: 0.35µm
- 990MHz maximum toggle rate on clocked flip-flops (Tj=135°C)
(comutação)
- 157 ps delay in AMI3HS, 307 ps delay in AMI3LS (FO=2; L=2mm) for a 2input NAND gate
- 6 ns clock to out performance (CL = 35 pF)
- Consumo de potência: 0.49 µW/MHz/gate (FO=1; VDD=3.3V) for AMI3HS
Opções I/O:
- PCI 33MHz and 66MHz
- CMOS, TTL, LVCMOS, LVTTL, PCI (33, 66MHz) levels
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56
AMI 0.35 μm: exemplo de regras
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57